KR100356806B1 - Dq comparator for built in self test of sdram - Google Patents

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Abstract

본 발명은 에스디램의 내장 셀프 테스트(BIST)를 위한 DQ 비교기에 관한 것으로, 에스디램의 DQ값이 카스 레이턴시(cas latency) 후에 예상된 값으로 나오는 가를 검사하여 에스디램의 특정 셀이 제대로 동작하는가를 검증할 뿐만아니라 DQ 신호의 셋업 시간과 홀드 시간을 검증할 수 있다. 이를 위한 본 발명의 SDRAM의 내장 셀프 테스트(BIST)를 위한 DQ 비교기는 메모리 셀에 라이트한 DQ 신호를 리드한 리드 값과 예상 값을 서로 비교하여 동일한 값을 가지는 지를 검출하는 신호 검출부와, 상기 메모리 셀에 라이트한 DQ 신호를 리드한 리드 값과 예상 값을 서로 비교하여 셋업 시간 및 홀드 시간이 동일한 값을 가지는 지를 검출하는 타이밍 검출부로 구성된다.The present invention relates to a DQ comparator for a built-in self test (BIST) of the SDRAM, and checks whether a specific cell of the SDRAM operates properly by checking whether the DQ value of the SDRAM comes out as expected after cas latency. In addition to verifying, the setup time and hold time of the DQ signal can be verified. The DQ comparator for the built-in self test (BIST) of the SDRAM of the present invention for this purpose is a signal detection unit for detecting whether the read value and the expected value that read the DQ signal written to the memory cell has the same value, and the memory; And a timing detector for detecting whether the setup time and the hold time have the same value by comparing the read value and the expected value that read the DQ signal written to the cell with each other.

Description

에스디램의 내장 셀프 테스트를 위한 디큐 비교기{DQ COMPARATOR FOR BUILT IN SELF TEST OF SDRAM}DQ COMPARATOR FOR BUILT IN SELF TEST OF SDRAM}

본 발명은 에스디램(SDRAM)의 내장 셀프 테스트(Built In Self Test: BIST)를 위한 디큐(DQ) 비교기에 관한 것으로, 특히 SDRAM의 로직(logic) 동작을 검증할 뿐만 아니라, DQ 신호의 셋업 시간(setup time)과 홀드 시간(hold time)을 검증할 수 있는 SDRAM의 내장 셀프 테스트(BIST)를 위한 DQ 비교기에 관한 것이다.The present invention relates to a deq comparator (DQ) comparator for built-in self test (BIST) of SDRAM, in particular to verify the logic operation of the SDRAM, as well as the setup time of the DQ signal. It is a DQ comparator for built-in self test (BIST) in SDRAM that can verify setup time and hold time.

일반적으로, 내장 셀프 테스트(BIST)는 100MHz 또는 133MHz에서의 SDRAM의 로직(logic) 동작을 검증하기 위한 수단으로 사용된다. 즉, 이를 위해 BIST는 SDRAM의 특정 셀(cell)에 데이타를 라이트(write)를 하고 나중에 그 특정 셀을 읽어서 DQ에 나온 신호가 라이트된 신호와 같은가를 비교함으로써, SDRAM의 로직을 검증한다. DQ 비교기는 이를 위해 사용되는 회로이다.In general, built-in self test (BIST) is used as a means to verify the logic operation of SDRAM at 100 MHz or 133 MHz. That is, the BIST verifies the logic of the SDRAM by writing data to a specific cell of the SDRAM and later reading the specific cell to compare whether the signal from the DQ is the same as the written signal. The DQ comparator is the circuit used for this.

도 1은 종래 기술에 따른 에스디램의 내장 셀프 테스트를 위한 DQ 비교기의 구성도이다.1 is a block diagram of a DQ comparator for a built-in self test of the SDRAM according to the prior art.

종래의 DQ 비교기는 SDRAM의 리드(read) 신호(DQ)를 입력한 후 카스 레이턴시(CAS latency)에 해당하는 클럭(clock)의 라이징(rising) 시점에서 상기 DQ 값을 래치(latch)하고 이 래치된 신호(QA)를 출력하는 래지스터부(1)와, 상기 래지스터부(1)의 출력 신호(QA)와 예상 DQ 신호(EDQ)를 입력하여 비교한 신호(RA)를 출력하는 배타적 OR 게이트(XOR1)로 구성된다.A conventional DQ comparator latches the DQ value at a rising point of a clock corresponding to cas latency after inputting a read signal DQ of the SDRAM. Exclusive OR for outputting the signal RA obtained by comparing the register 1 with the output signal QA and the output signal QA of the register 1 with the expected DQ signal EDQ. It consists of the gate XOR1.

종래의 에스디램의 내장 셀프 테스트를 위한 DQ 비교기를 도 2에 도시된 동작 타이밍을 참조하여 설명한다.A conventional DQ comparator for built-in self test of an SDRAM will be described with reference to the operation timing shown in FIG. 2.

상기 래지스터부(1)는 SDRAM의 리드 신호(DQ)를 입력한 후 카스 레이턴시(CAS latency)에 해당하는 클럭의 라이징(rising) 시점에서 상기 DQ 값을래치하고 이 래치된 신호(QA)를 출력한다. 그리고, 상기 래지스터부(1)의 출력 신호(QA)와 예상 DQ 신호(EDQ)를 상기 배타적 OR 게이트(XOR1)에 입력하여 이들 두 신호가 같은지를 검출하게 된다. 이때, 상기 래지스터부(1)의 출력 신호(QA)와 예상 DQ 신호(EDQ)가 같다면 출력 신호(RA)는 '로우' 상태를 갖고, 다르면 '하이' 상태를 갖는다.The register unit 1 inputs the read signal DQ of the SDRAM, latches the DQ value at a rising time of a clock corresponding to CAS latency, and latches the latched signal QA. Output The output signal QA and the expected DQ signal EDQ of the register unit 1 are input to the exclusive OR gate XOR1 to detect whether these two signals are the same. At this time, if the output signal QA and the expected DQ signal EDQ of the register unit 1 are the same, the output signal RA has a 'low' state, and otherwise, has a 'high' state.

그러나, 상기 구성을 갖는 종래의 SDRAM의 내장 셀프 테스트(BIST)를 위한 DQ 비교기는 카스 레이턴시(cas latency) 시점에서 DQ 값이 예상된 값으로 나오는 가를 알 수는 있으나, 실제 SDRAM 외부에서 요구하는 셋업 시간(setup time)과 홀드 시간(hold time)을 만족하는가는 알 수가 없다.However, although the DQ comparator for the built-in self test (BIST) of the conventional SDRAM having the above configuration can know whether the DQ value is expected at the cas latency, the actual setup required by the external SDRAM is required. It is not known whether it satisfies the setup time and hold time.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 SDRAM의 DQ값이 카스 레이턴시(cas latency) 후에 예상된 값으로 나오는 가를 검사하여 SDRAM의 특정 셀(cell)이 제대로 동작하는가를 검증할 뿐만아니라 DQ 신호의 셋업 시간(setup time)과 홀드 시간(hold time)을 검증할 수 있는 SDRAM의 내장 셀프 테스트(BIST)를 위한 DQ 비교기를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to check whether a specific cell of the SDRAM operates properly by checking whether the DQ value of the SDRAM is the expected value after the cas latency. In addition to verifying the performance, the DQ comparator for SDRAM's built-in self test (BIST) can be used to verify the setup time and hold time of the DQ signal.

도 1은 종래 기술에 따른 에스디램의 내장 셀프 테스트를 위한 DQ 비교기의 구성도1 is a block diagram of a DQ comparator for a built-in self test of the SDRAM according to the prior art

도 2는 종래의 DQ 비교기의 동작 타이밍도2 is an operation timing diagram of a conventional DQ comparator.

도 3은 본 발명에 의한 에스디램의 내장 셀프 테스트를 위한 DQ 비교기의 구성도3 is a block diagram of a DQ comparator for built-in self-test of the SDRAM according to the present invention

도 4는 본 발명의 DQ 비교기에 의한 셋업 시간을 만족하지 않고 홀드 시간을 만족하며 DQ 신호가 나오는 경우의 동작 타이밍도4 is an operation timing diagram when a DQ signal is generated while satisfying a hold time without satisfying a setup time by the DQ comparator of the present invention.

도 5는 본 발명의 DQ 비교기에 의한 셋업 시간 및 홀드 시간을 만족하며 DQ 신호가 나오는 경우의 동작 타이밍도5 is an operation timing diagram when a DQ signal is generated while satisfying a setup time and a hold time by the DQ comparator of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1, 4, 5 : 레지스터부 2 : 셋업 시간 지연부1, 4, 5: Register section 2: Setup time delay section

3 : 홀드 시간 지연부3: hold time delay unit

상기 목적을 달성하기 위한 본 발명의 SDRAM의 내장 셀프 테스트(BIST)를 위한 DQ 비교기는,DQ comparator for built-in self test (BIST) of the SDRAM of the present invention for achieving the above object,

메모리 셀에 라이트한 DQ 신호를 리드한 리드 값과 예상 값을 서로 비교하여 동일한 값을 가지는 지를 검출하는 신호 검출부와,A signal detector which compares the read value and the expected value which read the DQ signal written to the memory cell with each other and detects whether the same value is obtained;

상기 메모리 셀에 라이트한 DQ 신호를 리드한 리드 값과 예상 값을 서로 비교하여 셋업 시간 및 홀드 시간이 동일한 값을 가지는 지를 검출하는 타이밍 검출부를 포함하여 구성된 것을 특징으로 한다.And a timing detector configured to detect whether the setup time and the hold time have the same value by comparing the read value and the expected value that read the DQ signal written to the memory cell with each other.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.

도 3은 본 발명에 의한 에스디램의 내장 셀프 테스트를 위한 DQ 비교기의 구성도이다.3 is a block diagram of a DQ comparator for built-in self test of the SDRAM according to the present invention.

본 발명에 의한 에스디램의 내장 셀프 테스트를 위한 DQ 비교기는 메모리 셀에 라이트한 DQ 신호를 리드한 리드 값(DQ)과 예상 값(EDQ)을 서로 비교하여 동일한 값을 가지는 지를 검출하는 신호 검출부(10)와, 상기 리드 값(DQ)과 예상 값(EDQ)을 서로 비교하여 셋업 시간(setup time) 및 홀드 시간(hold time)이 동일한 값을 가지는 지를 검출하는 타이밍 검출부(20)로 구성된다.The DQ comparator for built-in self-test of the SDRAM according to the present invention compares the read value DQ and the expected value EDQ that read the DQ signal written to the memory cell with each other to detect whether the signal detection unit has the same value ( 10) and a timing detector 20 for comparing the read value DQ and the expected value EDQ with each other to detect whether the setup time and the hold time have the same value.

상기 신호 검출부(10)는 상기 리드 값(DQ)을 입력한 후 카스 레이턴시(CAS latency)에 해당하는 클럭의 라이징 시점에서 상기 리드 값(DQ)을 래치시키고 이 래치된 신호를 출력(QA)하는 제1 래지스터(1)와, 상기 제1 래지스터(1)에서 출력된 신호(QA)와 예상 DQ 신호(EDQ)를 입력하여 비교한 신호(RA)를 출력하는 제1 배타적 OR 게이트(XOR1)로 구성된다.The signal detector 10 inputs the read value DQ, latches the read value DQ at a rising time of a clock corresponding to CAS latency, and outputs the latched signal QA. A first exclusive OR gate (XOR1) for outputting a signal RA obtained by inputting a first register 1 and a signal QA output from the first register 1 and an expected DQ signal EDQ. It is composed of

상기 타이밍 검출부(20)는 클럭(CLK)을 셋업 시간만큼 지연시키는 셋업시간 지연부(2)와, 상기 셋업시간 지연부(2)의 출력 신호(CLKS)에 의해 상기 리드값(DQ)을 셋업 시간에 래치시키는 제2 래지스터(4)와, 상기 클럭(CLK)을 홀드 시간만큼 지연시키는 홀드시간 지연부(3)와, 상기 홀드시간 지연부(3)의 출력 신호(CLKH)에 의해 상기 리드 값(DQ)을 홀드 시간에 래치시키는 제3 래지스터(5)와, 상기 제2 래지스터(4)의 출력값(QB)과 상기 제3 래지스터(5)의 출력값(QC)을 비교하는 제2 배타적 OR 게이트(XOR2)와, 상기 신호 검출부(10)의 출력 신호(RA)와 상기 제2 배타적 OR 게이트(XOR2)의 출력 신호(RB)를 비교한 신호(OUT)를 출력하는 제3 배타적 OR 게이트(XOR3)로 구성된다.The timing detector 20 sets up the read value DQ by a setup time delay unit 2 that delays the clock CLK by a setup time and an output signal CLKS of the setup time delay unit 2. The second register 4 latches in time, the hold time delay section 3 for delaying the clock CLK by the hold time, and the output signal CLKH of the hold time delay section 3. The third register 5 which latches the read value DQ at the hold time and the output value QB of the second register 4 and the output value QC of the third register 5 are compared. A third outputting signal OUT comparing the second exclusive OR gate XOR2, the output signal RA of the signal detector 10, and the output signal RB of the second exclusive OR gate XOR2. It consists of an exclusive OR gate (XOR3).

상기 구성에 의한 본 발명의 에스디램의 내장 셀프 테스트를 위한 DQ 비교기의 동작을 도 4 및 도 5에 도시된 동작 타이밍을 참조하여 설명한다.The operation of the DQ comparator for built-in self test of the SDRAM of the present invention having the above configuration will be described with reference to the operation timings shown in FIGS. 4 and 5.

먼저, 도 4는 셋업 시간을 만족하지 않고 홀드 시간을 만족하며 DQ 신호가 나오는 경우의 동작 타이밍도이고, 도 5는 셋업 시간 및 홀드 시간을 만족하며 DQ 신호가 나오는 경우의 동작 타이밍도이다.First, FIG. 4 is an operation timing diagram when the DQ signal is output while satisfying the hold time without satisfying the setup time, and FIG. 5 is an operation timing diagram when the DQ signal is output while satisfying the setup time and hold time.

먼저 본 발명의 동작 설명에 앞서, 본 발명은 SDRAM이 100MHz로 내장 셀프 테스트(BIST)를 하고 있고, SDRAM의 모드 레지스터(Mode Register)의 카스 레이턴시(cas latency) 값은 2 클럭이고, 외부에서 요구하는 SDRAM의 DQ 단의 셋업 시간은 3ns, 홀드 시간은 2ns라고 가정하고, 또 레이턴시(CAS latency) 시점에서 예상된 DQ값(EDQ)과 같은 값(VDQ)이 DQ단을 통해 나온다고 가정한다.First, prior to the description of the operation of the present invention, the present invention performs a built-in self test (BIST) of the SDRAM at 100MHz, the cas latency value of the Mode Register of the SDRAM is 2 clocks, and is required externally. It is assumed that the setup time of the DQ stage of the SDRAM is 3ns, the hold time is 2ns, and that the same value (VDQ) as the expected DQ value (EDQ) at the time of latency (CAS latency) comes out through the DQ stage.

상기 가정하에 도 4와 같이 DQ 신호가 외부에서 요구하는 홀드 시간에는 만족하고 셋업 시간에는 만족하지 못하는 경우에 대해 설명한다.Under the above assumption, a case in which the DQ signal satisfies the externally required hold time but not the setup time will be described as shown in FIG. 4.

도 4를 참조하면, tA 시점에서 래치하는 제2 레지스터(4)의 결과값(QB)은 예상된 값(VDQ)이 실리지 않고 알 수 없는 값이 실리게 되고, tB시점에서 래치하는 제3 레지스터(5)의 결과값(QC)은 예상된 값(VDQ)이 실리게 된다. 이 두 신호를 비교하면, 아무리 예상된 값이 카스 레이턴시(cas latency) 시점에서 나온다 하더라도 이들 두 신호를 입력으로 하는 상기 배타적 OR 게이트(XOR2)의 출력 신호가 '하이'가 되기 때문에 최종 출력 신호(OUT)는 '하이'가 된다. 따라서, 결함(fault)이 발생되었음을 검출할 수 있다.Referring to FIG. 4, the resultant value QB of the second register 4 latching at the time tA is loaded with an unknown value without the expected value VDQ, and the third register latching at the time tB. The result value QC of (5) carries the expected value VDQ. Comparing these two signals, the output signal of the exclusive OR gate (XOR2), which takes these two signals as inputs, becomes 'high', no matter how expected the values are from the cas latency. OUT) becomes 'high'. Thus, it is possible to detect that a fault has occurred.

도 5와 같이, DQ 신호가 외부에서 요구하는 셋업 시간과 홀드 시간을 만족하며 출력된다면, 최종 출력 신호(OUT)는 카스 레이턴시(CAS latency) 시점에서 나오는 DQ 단의 신호가 예상된 값과 같은 가에 따라 결정된다.As shown in FIG. 5, if the DQ signal satisfies the setup time and hold time required from the outside, the final output signal OUT is equal to the expected value of the DQ stage signal from the CAS latency time. It depends on.

이상에서 설명한 바와 같이, 본 발명의 SDRAM의 내장 셀프 테스트(BIST)를 위한 DQ 비교기는 SDRAM의 DQ값이 카스 레이턴시(cas latency) 후에 예상된 값으로 나오는 가를 검사하여 SDRAM의 특정 셀(cell)이 제대로 동작하는가를 검증할 뿐만아니라 DQ 신호의 셋업 시간(setup time)과 홀드 시간(hold time)을 검증할 수 있다.As described above, the DQ comparator for the built-in self test (BIST) of the SDRAM of the present invention checks whether the DQ value of the SDRAM comes out as expected after cas latency. In addition to verifying proper operation, the setup time and hold time of the DQ signal can be verified.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims (3)

에스디램의 내장 셀프 테스트를 위한 디큐 비교기에 있어서,In the de-Q comparator for the built-in self test of SDRAM, 메모리 셀에 라이트한 DQ 신호를 리드한 리드 값과 예상 값을 서로 비교하여 동일한 값을 가지는 지를 검출하는 신호 검출부와,A signal detector which compares the read value and the expected value which read the DQ signal written to the memory cell with each other and detects whether the same value is obtained; 상기 리드 값과 예상 값을 서로 비교하여 셋업 시간 및 홀드 시간이 동일한 값을 가지는 지를 검출하는 타이밍 검출부를 포함하여 구성된 것을 특징으로 하는 에스디램의 내장 셀프 테스트를 위한 디큐 비교기.And a timing detector configured to compare the read value and the expected value with each other to detect whether a setup time and a hold time have the same value. 제 1 항에 있어서, 상기 신호 검출부는,The method of claim 1, wherein the signal detection unit, 상기 리드 값을 입력한 후 카스 레이턴시(CAS latency)에 해당하는 클럭의 라이징 시점에서 상기 리드 값을 래치시키고 이 래치된 신호를 출력(QA)하는 제1 래지스터와, 상기 제1 래지스터에서 출력된 신호(QA)와 예상 DQ 신호(EDQ)를 입력하여 비교한 신호(RA)를 출력하는 제1 배타적 OR 게이트로 구성된 것을 특징으로 하는 에스디램의 내장 셀프 테스트를 위한 디큐 비교기.A first register for latching the read value and outputting the latched signal at a rising time of a clock corresponding to cas latency after inputting the read value, and outputting from the first register And a first exclusive OR gate configured to input the output signal QA and the expected DQ signal EDQ to output the compared signal RA. 제 1 항에 있어서, 상기 타이밍 검출부는,The method of claim 1, wherein the timing detector, 클럭을 셋업 시간만큼 지연시키는 셋업시간 지연부와,A setup time delay unit for delaying a clock by a setup time, 상기 셋업시간 지연부의 출력 신호에 의해 상기 리드 값을 셋업 시간에 래치시키는 제2 래지스터와,A second register for latching the read value at a setup time by an output signal of the setup time delay unit; 상기 클럭을 홀드 시간만큼 지연시키는 홀드시간 지연부와,A hold time delay unit for delaying the clock by a hold time; 상기 홀드시간 지연부의 출력 신호에 의해 상기 리드 값을 홀드 시간에 래치시키는 제3 래지스터와,A third register configured to latch the read value at the hold time by an output signal of the hold time delay unit; 상기 제2 래지스터의 출력값과 상기 제3 래지스터의 출력값을 비교하는 제2 배타적 OR 게이트와,A second exclusive OR gate for comparing an output value of the second register with an output value of the third register; 상기 신호 검출부의 출력 신호와 상기 제2 배타적 OR 게이트의 출력 신호를 비교하는 OR 게이트로 구성된 것을 특징으로 하는 에스디램의 내장 셀프 테스트를 위한 디큐 비교기.And an OR gate for comparing the output signal of the signal detector with the output signal of the second exclusive OR gate.
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