KR100356786B1 - Method for manufacturing capacitor of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a capacitor of a semiconductor device is provided to be capable of securing the storage capacity of the capacitor by shaping an electric charge storage node of the capacitor into a saw-type multilayer. CONSTITUTION: After sequentially forming an insulating layer(2) having a contact hole and the first polysilicon layer on a semiconductor substrate(1), the first oxide layer and the first demi-spherical polysilicon are sequentially formed on the resultant structure. After forming a saw-type structure on the upper portion of the first polysilicon layer, the second oxide layer(6) is filled into the saw-type structure. After sequentially forming the second polysilicon layer, the third oxide layer, the second demi-spherical polysilicon on the resultant structure, a saw-type structure is formed on the upper portion of the second polysilicon layer.

Description

반도체 소자의 캐패시터 제조방법Capacitor Manufacturing Method of Semiconductor Device

본 발명은 반도체 소자의 캐피시터 제조방법에 관한 것으로, 보다 구체적으로는 반도체 디랜(이하 DRAM이라 표기함) 소자의 제조 공정시 캐패시터의 전하 저장 전극을 다층의 톱니 형태로 형성함으로써 캐패시터의 저장 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to form a multilayer sawtooth charge storage electrode of a capacitor during a manufacturing process of a semiconductor DLAN (hereinafter referred to as DRAM) device to secure a storage capacity of a capacitor. The present invention relates to a method for manufacturing a capacitor of a semiconductor device.

집적회로에서 가장 중요한 요소중의 하나인 캐패시터는 각각의 정보에 대해전하가 축적되는 메모리 소자의 회로내에 포함될 경우 특히 중요하다. 이러한 메모리 소자인 램(Random Access Memory)에서 메모리 셀은 행렬의 형태로 조직되어 있으며, 데이터를 메모리하거나 재생하기 위해 행과 열을 따라서 호출하게 된다. 특히, 조밀한 메모리 소자는 1개의 캐패시터와 1개의 트랜지스터를 구비하고 있으며, 여기서 트랜지스터는 캐피시터에 전송하거나 호출하기 위한 스위치로서 작용한다. 여기서 모스 캐패시터를 이용하면 전하가 일정 시간내에 방전되기 때문에 정보를 주기적으로 재충전시켜야 할 필요가 있다. 이런 형태의 메모리 소자를 동적 RAM 또는 DRAM이라고 한다. DRAM은 재충전(refresh)를 위한 부가적인 회로를 필요로 하지만, 메모리 셀의 면적이 단일 칩에 수 백만개 이상의 기억셀을 내장할 수 있을 정도로 작고, 전력소비가 적기때문에 현재의 고집적 회로에서 매우 각광받는 소자이다. 그러나, 반도체 소자의 집적도가 현격히 증가됨에 따라 DRAM 또한 정보를 메모리하는 모스 캐패시터는 저장 전극 면적이 감소하여 전극에 축적되는 전하의 용량이 감소하고 있다. 이러한 결과 메모리 내용이 오출력되거나 α 선등과 같은 방사선에 의하여 메모리 내용이 파괴되는 문제점이 발생하였다. 이러한 문제를 해결하기 위하여, 실린더(cylinder)형 또는 핀(fin)형의 전극이 제시되었다.Capacitors, one of the most important elements in an integrated circuit, are particularly important when included in a circuit of a memory element in which charge is accumulated for each piece of information. In such a memory device, a random access memory (RAM), memory cells are organized in the form of a matrix, and are called along rows and columns to store or reproduce data. In particular, a dense memory element has one capacitor and one transistor, where the transistor acts as a switch to transfer or call the capacitor. In this case, when the MOS capacitor is used, since the charge is discharged within a predetermined time, it is necessary to periodically recharge the information. This type of memory device is called dynamic RAM or DRAM. DRAM requires additional circuitry for refreshing, but the memory cell area is small enough to hold more than a million memory cells on a single chip, and its low power consumption makes it very popular in today's highly integrated circuits. Element. However, as the degree of integration of semiconductor devices increases dramatically, the MOS capacitors that store information in DRAMs also reduce the storage electrode area, thereby reducing the capacity of charges accumulated in the electrodes. As a result, the memory contents are incorrectly output or the memory contents are destroyed by radiation such as α rays. In order to solve this problem, a cylindrical or fin type electrode has been proposed.

그러나, 상기한 바와 같이, 캐패시터의 전하 저장 전극의 면적을 확장시키려는 노력은 계속적으로 시도되어 왔지만, 현재의 256M DRAM 또는 그 이상의 용량을 갖는 대용량 반도체 DRAM 소자에 있어서는 전하 저장 전극의 면적을 증대시키는데 한계에 도달하게 되었고, 용량을 증가시키기 위한 다른 방법인 고유전율의 막을 사용하는 방법에 있어서는 현재의 유전막으로 이용되는 질화막보다 고 유전율을 갖는대체물질을 개발하여야 하고, 용량을 증대시키기 위한 또 하나의 방법인 유전막의 두께또한 유효한계 두께에 다다르게 되어, 공정 마진을 확보하는데 어려움이 상존하고 있었다.However, as described above, efforts to expand the area of the capacitor's charge storage electrode have been continually attempted, but the limitation of increasing the area of the charge storage electrode in current large-capacity semiconductor DRAM devices having a capacity of 256M DRAM or higher. In the method of using the high dielectric constant film, which is another method for increasing the capacity, it is necessary to develop an alternative material having a higher permittivity than the nitride film used as the current dielectric film, and another method for increasing the capacity. The thickness of the phosphorus dielectric film also reached the effective system thickness, and there was a difficulty in securing a process margin.

따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위해 안출된 것으로, 반도체 소자의 캐패시터 형성 공정시 전하 저장 전극을 톱니 형성으로 제조하여 전극 표면적을 증대시킴으로써 고집적, 대용량에 부응할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는 것을 목적으로 한다.Accordingly, the present invention has been made to solve the above-mentioned problems, and the semiconductor device can meet the high integration and large capacity by increasing the surface area of the electrode by manufacturing the charge storage electrode by saw tooth formation during the capacitor formation process of the semiconductor device. An object of the present invention is to provide a capacitor manufacturing method.

상기한 본 발명의 목적을 달성하기 위하여 본 발명의 반도체 소자의 캐패시터 제조방법은 반도체 기판상에 기판의 일부를 노출시키는 콘택홀을 가진 절연막 및 제 1폴리실리콘을 차례로 형성하는 단계; 제 1 폴리실리콘 상부에 제 1 산화막 및 제 1반구형 폴리실리콘을 차례로 형성하는 단계; 제 1 반구형 폴리실리콘을 마스크로 하고 제 1 산화막 및 제 1폴리실리콘의 일부를 톱니 형태로 식각하는 단계; 전체 구조 상부에 제 2 산화막을 형성하는 단계; 제 1반구형 폴리실리콘, 제 2 산화막 및 잔류된 제 1 산화막을 제 1 폴리실리콘의 최상단부분이 노출될때까지 에치백하는 단계; 노출된 제 1 폴리실리콘과 상기 잔류된 제 2 산화막 상부에 제 2 폴리실리콘, 제 3산화막 및 제 2반구형 폴리실리콘을 차례로 형성하는 단계, 제 2반구형 폴리실리콘을 마스크로 하고 제 3산화막 및 제 2폴리실리콘의 일부를 톱니 형태로 식각하는 단계; 잔류된 제 3산화막을 제거하는 단계; 잔류된 톱니 형태의 제 1 폴리실리콘 및 제 2 폴리실리콘을 소정의 형태로 식각하는 단계; 및 제 1 폴리실리콘과 제 2 폴리실리콘 사이에 잔류하는 제 2 산화막을 습식 식각하여 이중 톱니형상을 가진 캐패시터의 전하저장 전극을 형성하는 단계를 포함한 것을 특징으로 한다.In order to achieve the above object of the present invention, a capacitor manufacturing method of a semiconductor device of the present invention comprises the steps of sequentially forming an insulating film and a first polysilicon having a contact hole exposing a portion of the substrate on the semiconductor substrate; Sequentially forming a first oxide film and a first hemispherical polysilicon on the first polysilicon; Etching the first hemispherical polysilicon as a mask and a portion of the first oxide film and the first polysilicon in a sawtooth shape; Forming a second oxide film over the entire structure; Etching back the first hemispherical polysilicon, the second oxide film and the remaining first oxide film until the uppermost portion of the first polysilicon is exposed; A second polysilicon, a third oxide film and a second hemispherical polysilicon are sequentially formed on the exposed first polysilicon and the remaining second oxide film. The second hemispherical polysilicon is used as a mask, and the third oxide film and the second oxide film are formed. Etching a portion of the polysilicon into a sawtooth shape; Removing the remaining third oxide film; Etching the remaining sawtooth shaped first and second polysilicon into a predetermined form; And wet etching the second oxide film remaining between the first polysilicon and the second polysilicon to form a charge storage electrode of a capacitor having a double tooth shape.

이하, 상기한 바와 같은 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 첨부 도면에 의거하여 보다 상세히 설명한다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the present invention as described above will be described in more detail with reference to the accompanying drawings.

첨부한 제 1 도 (가) 내지 (마)는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 순차적으로 나타낸 요부단면도로서 먼저, 제 1 도(가)에 도시된 바와 같이, 반도체 기판(1)상에 소정 두께의 절연막(2)을 형성한 다음, 전하 저장 전극의 형성될 예정 영역에 식각 공정에 의하여 콘택홀을 형성한다. 그런다음, LPCVD로 내에서 SiH4와 PH3가스를 사용하여 전하 저장 전극용 제 1 도프트 폴리실리콘(3)을 상기 콘택홀 하부 및 측부와 절연막(2) 전면에 증착시킨 다음, 그 상부에 제 1 산화막(4)을 소정 두께로 형성한 다음, 상기 제 1 산화막 상부에 반구형 폴리실리콘(5 : Hemi Spherical Grain polysilicon)을 형성한다. 상기 반구형 폴리실리콘(5)은 비정질 또는 결정질의 실리콘을 전이온도 구간에서 증착하여 형성되며, 명칭에서와 같이 반구의 형태로 형성된다.The attached first to (a) to (e) is a cross-sectional view of the main portion sequentially showing a method of manufacturing a capacitor of the semiconductor device according to the present invention, first, as shown in Figure 1 (a), on the semiconductor substrate (1) Next, an insulating film 2 having a predetermined thickness is formed, and then a contact hole is formed in an area to be formed of the charge storage electrode by an etching process. Then, the first doped polysilicon 3 for the charge storage electrode was deposited in the LPCVD furnace using SiH 4 and PH 3 gas on the bottom and side of the contact hole and the entire surface of the insulating film 2, and then on the top thereof. After forming the first oxide film 4 to a predetermined thickness, a hemispherical polysilicon (5: Hemi Spherical Grain polysilicon) is formed on the first oxide film. The hemispherical polysilicon 5 is formed by depositing amorphous or crystalline silicon in a transition temperature section, and is formed in the shape of a hemisphere as the name.

그 후, 제 1 도 (나)에서와 같이, 상기 반구형 폴리실리콘(5)이 증착된 형태로 하부의 산화막과 제 1 도프트 폴리실리콘(3)을 소정 깊이로 건식 식각하여 톱니 형상의 제 1 톱니층(11)을 형성한다. 이때 상기 반구형 폴리실리콘(5)은 하부층의 식각과 동시에 제거된다. 그후, 상기 식각 결과물 전면에 습식 식각률이 높은 제 2 산화막(6)을 하부의 톱니층이 매립될 만큼 소정 두께로 형성한다.Subsequently, as shown in FIG. 1B, the hemispherical polysilicon 5 is deposited to dry-etch the lower oxide film and the first doped polysilicon 3 to a predetermined depth to form a sawtoothed first shape. The toothed layer 11 is formed. At this time, the hemispherical polysilicon 5 is removed simultaneously with the etching of the lower layer. Thereafter, a second oxide film 6 having a high wet etch rate is formed on the entire surface of the etching resultant to a predetermined thickness such that the lower tooth layer is buried.

그런다음, 제 1 도 (다)에 도시된 것과 같이, 상기 습식 식각률이 높은 제 2 산화막(6)과 톱니형으로 식각이 진행된 제 1 산화막(4)을 제 1 도프트 폴리실리콘(3)을 식각 경계면으로 하여 에치 백한다음, 상기 에치백에 의하여 노출된 제 1 도프트 폴리실리콘(3)과 습식 식각률이 높은 산화막(6) 상부에, 제 2 도프트 실리콘(7)을 소정 두께로 증착시킨다. 그리고 난 다음, 상기 제 2 도프트 폴리실리콘(7)상에 제 3 산화막(8)과 반구형 폴리실리콘(5)을 차례로 형성시킨다.Then, as shown in FIG. 1 (C), the first oxide film 4 in which the wet etching rate is high and the first oxide film 4 in which the etching proceeds in a sawtooth manner is replaced with the first doped polysilicon 3. After etching back to the etch interface, the second doped silicon 7 is deposited to a predetermined thickness on the first doped polysilicon 3 exposed by the etch back and the oxide film 6 having a high wet etching rate. . Then, a third oxide film 8 and a hemispherical polysilicon 5 are sequentially formed on the second doped polysilicon 7.

그후, 제 1 도 (라)에 도시된 바와 같이, 상기 (나)도에서의 공정과 동일하게 상기 반구형 폴리실리콘(5)의 형태로 제 3 산화막(8)과 제 2 도프트 폴리실리콘(7)의 소정 깊이만큼 식각을 하여 제 2 톱니층(12)을 형성한다음, 캐패시터의 전하 저장 전극의 형태를 갖추기 위하여 소정 부분을 건식 식각하여 제거한다.Thereafter, as shown in FIG. 1D, the third oxide film 8 and the second doped polysilicon 7 are formed in the form of the hemispherical polysilicon 5 in the same manner as in FIG. The second tooth layer 12 is formed by etching to a predetermined depth of), and then a predetermined portion is dry-etched and removed to form a charge storage electrode of the capacitor.

그런다음, 제 1 도 (마)에 도시된 바와 같이, 상기 시편을 습식 식각하여 상기 제 1 톱니층(11)과 제 2 톱니층(12) 사이에 잔존하는 습식 식각률이 높은 제 2 산화막(6)을 제거하여 본 발명에 의한 캐패시터의 전하 저장 전극을 완수한다.Then, as shown in FIG. 1 (E), the second oxide film 6 having a high wet etching rate remaining between the first tooth layer 11 and the second tooth layer 12 by wet etching the specimen. ) Is completed to complete the charge storage electrode of the capacitor according to the present invention.

이상에서 상세히 설명한 바와 같이, 본 발명은 고집적, 대용량의 반도체 소자의 캐패시터 제조방법에 있어서, 용량의 증대를 실현하기 위하여 캐패시터 소자의 전하 저장 전극을 2층의 톱니 형상을 구성하므로써, 전하 전극의 표면적을 증태시킬 수 있고, 상기 톱니 형상을 구현하기 위하여 종래의 사진 식각 공정을 이용하지 않고, 반구형 폴리실리콘을 이용하여 톱니 형태를 형성함으로써, 비교적 간단한 공정으로 전하 전극의 표면적을 증대시킬 수 있는 장점이 있다.As described in detail above, the present invention provides a capacitor manufacturing method for a high-density, large-capacity semiconductor element, in which the charge storage electrode of the capacitor element constitutes a sawtooth shape of two layers in order to realize an increase in capacity. It is possible to increase the surface area of the charge electrode in a relatively simple process by forming a sawtooth shape using a hemispherical polysilicon rather than using a conventional photolithography process to implement the sawtooth shape. have.

제 1 도 (가) 내지 (마)는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 순차적으로 나타낸 요부단면도1 (a) to (e) are cross-sectional views of main parts sequentially showing a method of manufacturing a capacitor of a semiconductor device according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1 : 반도체 기판 2 : 절연막1 semiconductor substrate 2 insulating film

3 : 제 1 도프트 실리콘 4 : 제 1 산화막3: first doped silicon 4: first oxide film

5 : 반구형 폴리실리콘 6 : 제 2 산화막5: hemispherical polysilicon 6: second oxide film

7 : 제 2 도프트 실리콘 8 : 제 3 산화막7: second doped silicon 8: third oxide film

11 : 제 1 톱니층 12 : 제 2 톱니층11: first tooth layer 12: second tooth layer

Claims (1)

반도체 기판상에 상기 기판의 일부를 노출시키는 콘택홀을 가진 절연막 및 제 1폴리실리콘을 차례로 형성하는 단계;Sequentially forming an insulating film having a contact hole exposing a portion of the substrate and a first polysilicon on a semiconductor substrate; 상기 제 1 폴리실리콘 상부에 제 1 산화막 및 제 1반구형 폴리실리콘을 차례로 형성하는 단계;Sequentially forming a first oxide film and a first hemispherical polysilicon on the first polysilicon; 상기 제 1반구형 폴리실리콘을 마스크로 하고 상기 제 1 산화막 및 제 1폴리실리콘의 일부를 톱니 형태로 식각하는 단계;Etching the first hemispherical polysilicon as a mask and a portion of the first oxide film and the first polysilicon in a sawtooth shape; 상기 전체 구조 상부에 제 2 산화막을 형성하는 단계;Forming a second oxide film on the entire structure; 상기 제 1 반구형 폴리실리콘, 제 2 산화막 및 잔류된 제 1산화막을 상기 제 1 폴리실리콘의 최상단부분이 노출될때까지 에치백하는 단계;Etching the first hemispherical polysilicon, the second oxide film and the remaining first oxide film until the uppermost portion of the first polysilicon is exposed; 상기 노출된 제 1 폴리실리콘과 상기 잔류된 제 2산화막 상부에 제 2 폴리실리콘, 제 3산화막 및 제 2반구형 폴리실리콘을 차례로 형성하는 단계;Sequentially forming a second polysilicon, a third oxide film, and a second hemispherical polysilicon on the exposed first polysilicon and the remaining second oxide film; 상기 제 2반구형 폴리실리콘을 마스크로 하고 제 3산화막 및 제 2폴리실리콘의 일부를 톱니 형태로 식각하는 단계;Etching the second hemispherical polysilicon as a mask and a portion of the third oxide film and the second polysilicon into a sawtooth shape; 상기 잔류된 제 3산화막을 제거하는 단계;Removing the remaining third oxide film; 상기 잔류된 톱니 형태의 제 1 폴리실리콘 및 제 2 폴리실리콘을 소정의 형태로 식각하는 단계; 및Etching the remaining sawtooth shaped first polysilicon and the second polysilicon into a predetermined shape; And 상기 제 1 폴리실리콘과 제 2 폴리실리콘 사이에 잔류하는 제 2 산화막을 습식 식각하여 이중 톱니 형상을 가진 캐패시터의 전하저장 전극을 형성하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And wet-etching the second oxide film remaining between the first polysilicon and the second polysilicon to form a charge storage electrode of a capacitor having a double sawtooth shape.
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