KR100355515B1 - 측방절연게이트바이폴라트랜지스터타입의회로소자를구비한반도체장치 - Google Patents

Abstract

본 발명은 드레인/애노드(9, 13)가 전하 캐리어를 드리프트 영역(8) 내로 주입하는 pn 접합부를 갖추고 있는 LDMOST 구조를 포함하는 LIGBT에 관한 것이다. 래치 업을 방지하기 위해서, LDMOST의 베이스 영역(6)은 드리프트 영역 내로 비교적 멀리 국부적으로 연장되는 베이스 영역으로서 동일한 도전형의 깊은 영역(6b)을 갖추고 있다. 이러한 영역들은 애노드에 의해 드리프트 영역 내로 주입된 전하 캐리어를 수집하고, 낮은 옴 접촉부를 상기 전하 캐리어에 대한 소스 접촉부(11)에 형성한다. 이러한 영역이 국부적으로만 제공되기 때문에, LDMOST의 임계 전압은 깊은 영역에 전혀 영향을 끼치지 않거나 거의 영향을 끼치지 않는다. 변형시, 밸러스트 직렬 저항이 소스 영역 내에 제공되므로, 래치 업이 높은 온도에서도 저하된다.

Description

측방 절연 게이트 바이폴라 트랜지스터 타입의 회로 소자를 구비한 반도체 장치{SEMICONDUCTOR DEVICE PROVIDED WITH A LIGBT ELEMENT}

이러한 장치는, 예를 들어 Robinson 등 저, IEDM Tech. Dig., 744-747 페이지(1985)에 "Lateral insulated gate transistors with improved latching characteristics"란 명칭의 문헌에 공지되어 있다.

이러한 종류의 회로 소자는 LIGBT(측방 절연 게이트 바이폴라 트랜지스터), LIGT(측방 절연 게이트 트랜지스터) 및 LIGR(측방 절연 게이트 정류기 : Lateral Insulated Gate Rectifier)과 같은 여러 가지 약자로서 문헌에 공지되어 있다. 통상적으로, 이러한 소자는 드레인이, 예를 들어 DMOST의 드리프트 영역을 가지는 pn 접합부인 정류 접합부를 형성하는 LDMOST(측방 DMOST)에 의해 형성된다. 온(ON) 상태에서, 이러한 정류 접합부는 순방향 바이어스되고, 소수 캐리어를 드리프트 영역 내로 주입하여, 드리프트 영역의 도전성을 향상시킨다. 이러한 효과는 (전자가 MOS 채널을 통해 공급되는)다이오드 작용과, 드레인이 에미터로서 작용하고 DMOST의 베이스 영역이 주입된 전하 캐리어(charge carrier)용 콜렉터로서 작용하는 바이폴라 트랜지스터 작용에 의해 더욱 향상될 수 있다. 낮은 온 저항(ON-resistance) 및 측방 구조에 기인한 이러한 소자는 집적 회로 내에서 강한 전류를 스위칭하는데 특히 적합하다. 이러한 소자에서 발생할 수 있는 문제점은 래칭 또는 래치 업이라고 종종 칭해지는 (n 채널 트랜지스터에서의) 기생 pnpn 효과에 의해 트랜지스터가 손상될 수 있거나 파손될 수 있다는 것이다.

전술한 Robinson의 문헌에는 전술한 pnpn(또는 상보적인 경우로 npnp) 효과를 억제하기 위한 몇가지의 제안을 포함하고 있다. 이러한 문헌의 도 2b에 기재된 제안은, 표면에서 p형 기판으로 연장되는 깊은(deep) p형 표면 영역을 갖는 p형 베이스 영역이 드레인에서 떨어져 대향하는 측면에 제공된다는 것이다. 이러한문헌에 기재된 바에 의하면, 그 방법은 기생 npn 트랜지스터의 베이스 저항(r_bb)이 비교적 높은 상태로 계속해서 유지되기 때문에 덜 효과적이라는 것이다. 이 문헌의 도 2c에 도시된 다른 제안에 따르면, p형 매립층이 전체 베이스 영역 아래의 p형 기판과 n형 표면층 사이의 경계면에 제공되고, 기판에서 p형 베이스 영역 내로 연장되고 있다. 이러한 방법은 래치 업을 억제하는 데에는 상당히 효과적이지만, 주요한 단점을 갖고 있다. 즉, 매립층이 DMOST의 임계 전압을 증가시킬 수 있고, 그에 따라 채널 전류는 소정의 게이트 전압에 대해 크게 감소될 수 있다. 또한, 매립층이 존재함에 따라, 표면층을 형성하는 에피택셜층의 두께에 제한이 가해질 수 있다. 고압 인가시에, 예를 들어 매우 두꺼운 에피택셜층을 이용하는 것이 양호하거나 필요할 수 있다.

본 발명은 반도체 보디의 표면에 LIGBT(Lateral Insulated Gate Bipolar Transistor; 측방 절연 게이트 바이폴라 트랜지스터) 타입의 회로 소자를 구비한 반도체 장치에 관한 것으로, 상기 반도체 보디는 상기 표면에 인접하며 상기 표면에 대향하는 측에서 pn 접합부를 통해 제 2 도전형의 영역(이후 기판으로 지칭됨) 내로 통합되는 제 1 도전형의 표면층을 포함하며, 상기 회로 소자는 상기 표면층 내에 제공되는 제 2 도전형의 베이스 영역과, 상기 베이스 영역 내에 제공되는 제 1 도전형의 표면 영역 형태의 소스와, 상기 베이스 영역과 인접하는 제 1 도전형의 표면층 부분에 의해 형성되는 드리프트 영역과, 상기 드리프트 영역에 의해 상기 베이스 영역과는 분리되며 제 2 도전형의 표면 영역을 포함하는 드레인과, 상기 드리프트 영역과 상기 소스 영역 사이에 위치한 베이스 영역 부분에 의해 형성된 채널 영역 위의 절연 게이트 전극을 포함하고 있다.

도 1은 본 발명에 따른 반도체 장치의 평면도이고,

도 2는 라인 Ⅱ-Ⅱ를 따라 절취하여 도시한 반도체 장치의 단면도이며,

도 3은 라인 Ⅲ-Ⅲ을 따라 절취하여 도시한 반도체 장치의 단면도이고,

도 4는 반도체 장치의 기생 pnpn의 등가 회로도이며,

도 5는 본 발명에 따른 반도체 장치의 제 2 실시예의 평면도이고,

도 6은 본 발명에 따른 반도체 장치의 다른 실시예의 평면도이다.

도면은 도식적으로 도시한 것이지 실측으로 도시한 것은 아니다. 수직 방향의 크기는 특히 확대하여 도시한 것이다. 또한, LIGBT를 포함하는 장치 부분만이 도면에 도시되어 있다. LIGBT가 다른 회로 소자와 함께 집적 회로의 일부분을 형성할 수 있다는 것을 후술하는 설명으로부터 당해 분야에 숙련된 기술자라면 명백히 알 수 있을 것이다. 바이폴라 트랜지스터, 다이오드, 저항 등과 같은 또다른 소자들은 널리 공지되어 있는 방법에 의해 완벽하게 제조될 수 있기 때문에, 이러한 소자에 대해서는 더 이상 설명되지 않는다.

특히, 본 발명의 목적은, 래치 업이 효과적으로 억제되고, 구조 및 동작적인 측면에서 전술한 바와 같은 공지된 장치의 단점이 해소되는 본 명세서의 서두에 언급한 형태의 반도체 장치를 제공하기 위한 것이다.

본 발명에 따른 반도체 장치는 목적 달성상, 소스가 표면에서 보아 서로 옆으로 일정한 거리를 두고 인접하게 위치하고 있는 서브 영역들을 포함하며, 베이스 영역이 제 1 및 제 2 서브 영역을 포함하는 것을 특징으로 하고 있는데, 제 1 서브 영역은 표면에서 표면층 내로 비교적 얕은 길이로 하향 연장되고, 소스의 상기 서브 영역을 표면층에서 분리하며, 베이스 영역의 제 2 서브 영역은 표면에서 표면층 내로 비교적 두꺼운(깊은) 두께로 연장되며, 표면에서 보아 소스의 서브 영역들 사이에서 드리프트 영역을 제 1 서브 영역의 인접 부분보다 측방 방향으로 더 연장하고 있다. 고유 저항이 비교적 낮은 제 2 의 깊은 서브 영역이 베이스 영역의 동일 측면에 채널로서 제공되기 때문에, 기생 npn 트랜지스터의 베이스 저항이 낮게 유지될 수 있어서, 기생 pnpn 작용이 효과적으로 방지된다. 이러한 낮은 저항 영역이 실제 채널 영역에 인접하게 위치하고 있기 때문에, 트랜지스터의 임계 전압은 제 2 서브 영역에 의한 영향을 전혀 받지 않거나 거의 받지 않는다. 더욱이, 제 2 서브 영역은 적절한 깊이 및 도핑 농도의 표면 영역으로 형성될 수 있고, 표면층의 두께와 같은 다른 파라메터의 선택과 관련하여 비교적 큰 자유도가 유지된다.

LIGBT가 집적 회로에 용이하게 집적될 수 있는 장점을 특히 갖고 있는 실시예에서, 제 2 서브 영역은 아일랜드 절연과 동시에 형성되며, 베이스 영역의 제 2 서브 영역은 제 2 도전 형태의 기판에 도전성으로 접속되는 것을 특징으로 한다.

본 발명에 따른 장치에 관한 중요한 실시예는 제 1 도전형의 소스의 서브 영역이 제 2 도전형의 베이스 영역의 삽입 부분에 의해 서로 분리되는 것을 특징으로 한다. 분리된 서브 영역으로의 소스 영역의 세분화는 베이스 영역의 저항을 감소시키므로, 기생 pnpn(또는 npnp) 효과가 더욱 억제된다.

특히, 보다 낮은 전류 밀도에서 소형 트랜지스터에서보다 W/I 비가 높은 트랜지스터인 대형 트랜지스터에서 래치 업이 발생될 수 있다는 것이 발견되었다. 본 발명에 따른 반도체 장치의 다른 실시예는 소스의 상기 서브 영역이밸러스트(ballast) 저항을 각각 갖추고 있는 것을 특징으로 한다. 특히, 본 발명은 대형 트랜지스터와 소형 트랜지스터 사이의 래치 업 작용의 차가 열 효과에 의해 야기될 수 있는 인식에 기초를 두고 있는데, 대형 트랜지스터 중앙의 온도가 연부에서의 온도보다 다소 높아질 수 있으므로, 국부적으로 베이스 저항도 높아지게 되어 중앙에서의 pnpn은 초기에 작동하게 된다. 밸러스트 저항은 네거티브 피드백을 제공하므로, 소스 영역과 베이스 영역 사이의 pn 접합부 양단의 전압이 국부적으로 감소된다.

도 1 내지 도 3에는 본 발명에 따른 장치의 제 1 실시예가 도시되어 있다. 이 장치는 본 실시예에서 실리콘으로 제조되지만, 널리 공지되어 있는 소정의 다른 적절한 반도체 물질로 명백하게 제조될 수 있는 반도체 보디(1)를 포함한다. 반도체 보디는, 표면(2)과 인접해 있고, 표면과 떨어져 대향하는 측면에서, 제 2 도전형, 즉 본 예에서 p형인 영역(5)(이하에서 기판이라고 지칭됨) 내로 pn 접합부(4)를 경유하여 통합되는 제 1 도전형, 본 실시예의 경우에 n형인 표면층(3)을 포함한다. LIGBT는 실질적으로 n형 표면층(3) 내에 제공된 p형 베이스 영역(6)을 포함하는 측방 DMOST(LDMOST) 구조에 의해 형성된다. n형 표면 영역(7)은 베이스 영역(6)에 형성되고, p형 영역(6)에 의해 n형 표면층(3)과 절연되며, 트랜지스터의 소스 영역을 형성한다. 또한, LDMOST 구조는 베이스 영역(6)에 인접한 표면층(3)의 부분(8)에 의해 형성된 드리프트 영역을 포함한다. 다른 측면에서, 드리프트 영역은 LIGBT의 경우에 애노드라고도 종종 칭하는 트랜지스터의 드레인에 의해 경계를 이루며 드리프트 영역(8)을 갖는 pn 접합부(10)를 형성하는 p형 표면 영역(9)을 포함한다.

소스 영역(7) 및 베이스 영역(6)은 영역(6 과 7) 사이에 pn 접합부의 단락 회로(short-circuit)를 형성하는 소스 접촉부(11)에 도전성으로 접속된다. 강하게 도프된 n형 접촉 영역(13)과 함께 드리프트 영역(8)은 드레인 접촉부(12)에 접속됨과 동시에, pn 접합부(10)의 단락 회로를 형성하는 영역(9)에 접속부를 형성한다. 더욱이, 트랜지스터는 소스 영역(7)과 드리프트 영역(8) 사이에 위치하고 있는 베이스 영역(6) 부분으로 형성된 채널 영역(15) 상에 제공되는 게이트 전극(14)을 포함한다. 게이트 전극(14)은 통상적으로 실리콘 산화물로 형성된 게이트 유전체(16)에 의해 채널 영역(15)과 분리된다.

소스 영역은 도 1에서 참조 번호(7a, 7b, 7c 등)가 붙여져 있고, 표면에서 보아 서로 옆으로 일정한 거리를 두고 인접하게 위치하고 있는 다수의 서브 영역들을 포함한다. 베이스 영역(6)은 도 1에 명확하게 굵은 점선으로 나타낸 제 1 서브 영역(6a) 및 제 2 서브 영역(6b)으로 구성된다. 트랜지스터(15)의 채널 영역을 형성하는 제 1 서브 영역(6a)은 반도체 보디의 표면(2)으로부터 비교적 작은 깊이로 표면층(3) 내로 하향 연장된다. 제 2 서브 영역(6b)은 표면(2)으로부터 표면층(3)내로 보다 더 깊게 연장된다. 도 1에서 명백해진 바와 같이, 서브 영역(6b)은 서브 영역(7a, 7b, 등) 사이에서 베이스 영역의 제 1 의 얕은 서브 영역(6a)의 인접 부분에서보다 더 깊게 드리프트 영역(8) 내의 측방 방향으로 연장된다.

전술한 LIGBT의 효과를 명확히 나타내기 위해서, 도 4는 기생 pnpn의 등가 회로도를 도시하고 있다. pnp 트랜지스터(T₁)는 pnp 트랜지스터의 에미터, 베이스 및 콜렉터를 각각 형성하는 p형 영역(9), n형 드리프트 영역(8) 및 p형 베이스(6)로 형성된다. npn 트랜지스터(T₂)는 npn 트랜지스터의 에미터, 베이스 및 콜렉터를 각각 형성하는 n형 영역(7), p형 영역(6) 및 n형 드리프트 영역(8)을 포함한다. 드리프트 영역(8)내로 애노드 영역(9)에 의해 주입되고, p형 베이스 영역에 의해 수집되는 정공은 접속부(11)를 향해 소스 영역(7) 아래로 흐른다. 대응하는 저항은 도 4에서 R로 나타낸다. 저항이 커지는 것에 비례하여, pnpn 트랜지스터는 최저 전류에서 도통된다. 낮은 저항(ohmic)의 서브 영역(6b)이 존재함에 따라 베이스 영역의 저항(R)은 크게 감소된다. 이와 동시에, LIGBT의 임계 전압은 서브 영역(6a)의 농도에 의해 결정되므로, 요구된 낮은 값을 유지할 수 있다.

매립 영역이 도 2에 도시된 바와 같이 전체 베이스 영역(6) 아래로 연장될 수 있는 기판(5)과 표면층(3) 사이의 p형 매립 영역(18)을 이용함으로써 상기 저항이 더욱 감소될 수 있다.

이러한 LIGBT에 관한 실시예는 고전압에서 동작하는데 적합하다. 이러한 목적을 달성하기 위해서, 예를 들어 약 90 Ω.㎝의 고유 저항을 가지는 비교적 높은 저항의 p형 기판(5)으로 제조가 개시된다. p형의 매립 영역은, 바이폴라 트랜지스터와 같은 그 밖의 다른 회로 소자가 형성되는 반도체 보디의 임의의 곳에 형성되는 n형의 매립 영역과 같이 공지된 제조 방법으로 형성된다. 예를 들어, 두께가 23μm인 n형 표면층(3)은 약 6Ω.㎝의 고유 저항으로 표면(5) 상에 에피택셜형으로 피착된다. 두께 및 도핑 농도는, 고전압 소자가 약자로 공지된 주요 원리를 이용하도록 하여 에피택셜층이 항복 현상(breakdown)이 발생하기 전에 표면으로부터 적어도 국부적으로 두께 전체에 걸쳐 공핍되도록 선택된다. 다음 단계에서, 깊은 p형 서브 영역(6b)은, 예를 들어 붕소 원자의 확산에 의해 형성된다. 서로가 전기적으로 절연되는 아일랜드로 에피택셜층을 세분화하는 아일랜드 절연 영역이 상기 확산에 의해 동시에 형성될 수 있다. 돌출 핑거(finger : 6b)의 폭 및 핑거들 사이의 공간은, 예를 들어 약 30μm이다. 게이트 산화물(16)은 열 산화에 의해 두께가 0.1μm로 성장되고, 원할 경우, 이 위에 LIGBT의 게이트 전극(14) 및 다른 회로 소자의 사용가능한 부분을 얻기 위해서 이하에서 폴리(poly)라고 칭하는 다결정 실리콘층이 피착, 도핑 및 패턴화된다. 그 후, p형 영역(6a 및 9)이 형성되고, 그 후 n형 영역(7 및 13)이 형성된다. 이 때, 표면은 접촉 윈도우가 유용한 방식으로 제공되는 산화물 및/또는 질화물의 유전층에 의해 덮여진다. 후속적으로, Si가 도핑된, 예를 들어 Al의 금속층은 접촉부를 얻기 위해 피착 및 패턴화된다. 주목할 것은 LIGBT의 소스 및 드레인 접촉부(11 및 12)가 드리프트 영역 위쪽으로 연장되어, 보다 나은 전계 분포(field distribution)와, 보다 높은 항복 전압을 얻기 위한 필드 플레이트(field plate)를 형성한다는 것이다.

전술한 실시예에 있어서, 소스 영역(7)은 트랜지스터의 임계 전압이 핑거(6b)들 사이의 영역에 비해 핑거(6b)의 영역에서 증가되는 연속 영역(continuous region)을 형성한다. LIGBT를 통해 흐르는 전류가 더욱 증가될 수 있고, 래치 업이 방지되는 도 4에서 저항(R)이 더욱 감소된 것이 도 5에 도시되어 있다. 소스 영역(7) 및 베이스 영역(6)만이 도면에 도시되어 있다. 나머지 부품은 도 1의 대응 부품과 동일하여 명약화를 위해 도 5에는 도시하지 않았다.또 다시, 베이스 영역(6)은 LDMOST의 임계 전압을 정하는 얕은 p형 영역(6a)과, 드리프트 영역(8)내로 돌출하고, 도시하지 않은 애노드에 의해 드리프트 영역 내로 주입된 정공을 위한 콜렉터를 형성하는 핑거들이 제공되는 깊은 영역(6b)을 포함한다. 소스 영역은 전술한 예에서와 같이 연속 영역을 형성하지 않지만, p형 베이스 영역(6)에 의해 서로가 분리된 다수의 별도 영역(7a, 7b, 7c)을 포함한다. 이러한 구조에서 LDMOST의 채널 길이가 선행 예에서보다는 작지만, 이것은 영역(6b)의 높은 임계 전압으로 인해 트랜지스터를 통해 흐르는 전류에 거의 영향을 받지 않는다. 이와 대조적으로, p형 핑거(6b)의 영역에서 n형 영역이 존재하지 않음에 따라 베이스 저항(R)은 크게 감소된다.

또한, 래치 업이 발생하는 LIGBT에 흐르는 전류 레벨은 소형 트랜지스터에서보다 대형 트랜지스터에서의 레벨이 때로는 낮다는 것이 실제로 발견되었다. 이에 관한 설명에 의하면, 중앙에서의 온도뿐만 아니라 도 4의 국부 저항(R)이 주변에 비해 LIGBT의 중앙에서 열이 덜 제거됨으로 인해 다소 더 높다. 이러한 효과는 에미터가 서브 영역(7a, 7b 등)에 의해 각각 형성되는 npn 서브 트랜지스터의 에미터 경로의 저항에 의해 감소될 수 있다. 이러한 저항은 영역(7a, 7b, 7c) 자체의 내부 저항에 의해 얻어질 수 있다. 이를 구현한 실시예의 평면도가 도 6에 도시되어 있다. 도 6에서는, 베이스 영역의 깊은 서브 영역의 핑거(6b) 및 서브 영역(7a 및 7b)이 도시되고 있다. 이러한 서브 영역들은 저항값이 적절한 좁은 부분(19)을 갖추고 있다. 도면에는 또한 베이스 영역(6) 및 소스 영역(7)이 도시하지 않은 소스 접촉부(11)에 접속되는 접촉 윈도우(20)가 도시되고 있다. 접촉윈도우(20)는 좁은 부분(19)의 영역에 수축부를 갖추고 있으므로, 소스 접촉부(11)는 교차부(21) 영역에 있는 서브 영역(7a, 7b 등)과만 접촉하게 한다. 약 10Ω의 층 저항이 제공되면, 대부분의 경우에 충분한 30㎛의 섹션당 수십 옴의 에미터 직렬 저항을 전술한 방식으로 달성할 수가 있다.

본 발명은 전술한 실시예에 국한되는 것이 아니고 본 발명의 범위 내에서 당해 분야에 숙련된 기술자들에 의해 본 발명이 여러 가지로 변화될 수 있을 것이다. 따라서, 전술한 실시예의 도전형은 반대로 될 수 있다. 또한, 전술한 실시예에서 p형 애노드 영역(9)은 서로가 인접하게 위치하고 있는 다수의 서브 영역 형태로 제공될 수 있고, n형 표면층(3)의 삽입 부분에 의해 서로 분리될 수 있다. 특히, 1990. 4. 4일자로 출원되어 공개된 유럽 특허 제A1 0 361 589호에 기재된 바와 같이, 애노드에 관한 세분화는 특히 트랜지스터의 스위칭 오프시에 LIGBT의 속도를 상당히 향상시킬 수 있다.

Claims (6)

1. 반도체 보디의 표면에 LIGBT(Lateral Insulated Gate Bipolar Transistor; 측방 절연 게이트 바이폴라 트랜지스터) 타입의 회로 소자를 구비한 반도체 장치로서, 상기 반도체 보디는, 상기 표면에 인접하며 상기 표면에 대향하는 측에서 pn 접합부를 통해 제 2 도전형의 영역(이후 기판으로 지칭됨) 내로 통합되는 제 1 도전형의 표면층을 포함하며, 상기 회로 소자는 상기 표면층 내에 제공되는 제 2 도전형의 베이스 영역과, 상기 베이스 영역 내에 제공되는 제 1 도전형의 표면 영역 형태의 소스와, 상기 베이스 영역과 인접하는 제 1 도전형의 표면층 부분에 의해 형성되는 드리프트 영역과, 상기 드리프트 영역에 의해 상기 베이스 영역과는 분리되며 제 2 도전형의 표면 영역을 포함하는 드레인과, 상기 드리프트 영역과 상기 소스 영역 사이에 위치한 베이스 영역 부분에 의해 형성된 채널 영역 위의 절연 게이트 전극을 포함하는 반도체 장치에 있어서,

   상기 소스는 표면에서 보아 서로 옆으로 일정한 거리를 두고 인접하게 위치하고 있는 서브 영역들을 포함하며, 상기 베이스 영역은 제 1 및 제 2 서브 영역을 포함하되, 제 1 서브 영역은 표면에서 표면층 내로 비교적 얕은 길이로 하향 연장되고, 소스의 상기 서브 영역을 표면층에서 분리하며, 베이스 영역의 제 2 서브 영역은 표면에서 표면층 내로 비교적 두꺼운(깊은) 두께로 연장되며, 표면에서 보아 소스의 서브 영역들 사이에서 드리프트 영역을 제 1 서브 영역의 인접 부분보다 측방 방향으로 더 연장하는 것을 특징으로 하는 반도체 장치.
2. 제 1 항에 있어서,

   상기 베이스 영역의 제 2 서브 영역은 제 2 도전형의 기판에 도전성으로 접속되는 것을 특징으로 하는 반도체 장치.
3. 제 1 항 또는 제 2 항에 있어서,

   제 1 도전형의 소스의 서브 영역들은 제 2 도전형의 베이스 영역의 삽입 부분에 의해 서로 분리되는 것을 특징으로 하는 반도체 장치.
4. 제 1 항 또는 제 2 항에 있어서,

   제 2 도전형의 매립 영역이 표면 영역과 기판 영역 사이에 제공되고, 기판보다 도핑 농도가 높으며, 기판에서 표면층 내로 부분적으로 연장되고, 전체 베이스 영역 아래로 거의 연장되는 것을 특징으로 하는 반도체 장치.
5. 제 1 항 또는 제 2 항에 있어서,

   상기 소스의 상기 서브 영역들이 밸러스트 저항을 각각 구비하고 있는 것을 특징으로 하는 반도체 장치.
6. 제 1 항 또는 제 2 항에 있어서,

   상기 회로 소자는 표면층이 다수의 아일랜드로 세분되도록 집적 회로의 일부분을 형성하고, 표면으로부터 표면층의 전체 두께를 관통하여 기판 아래로 연장되는 제 2 도전형의 절연 영역에 의해 다른 회로 소자들이 제공되는 것을 특징으로 하는 반도체 장치.