KR100353622B1 - Fabrication of Gated Metal-Silicide Coated Si Tip Array With Transparent Electrode Gate - Google Patents
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Abstract
본 발명은 투명전극을 게이트로 사용하여 금속 실리사이드가 코팅된 실리콘 팁 어레이 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a silicon silicide-coated silicon tip array using a transparent electrode as a gate.
본 발명은 살리사이드 공정을 이용하여 실리콘 팁을 금속 실리사이드로 코팅하였고, 산화막을 샤도우 마스크로 하여 삼극관 구조의 실리콘 팁 제조시 게이트 물질을 투명전극으로 대체하여 팁 코팅에 의해 수반되는 추가 공정을 최소화하였다. 팁 어레이 제조 후 전면에 금속을 증착한 후 열처리를 하면 노출된 실리콘 팁 영역만 금속과 반응하여 금속 실리사이드를 형성하고 게이트 절연막과 게이트에는 실리사이드 반응이 일어나지 않고 금속으로 잔존하게 된다. 이 잔존하는 금속을 에칭하게 되면 게이트 물질과는 선택적 에칭이 가능하여 게이트에 손상을 입히지 않고 게이트 절연막에 잔존하는 금속을 완전히 제거할 수 있어 기존 금속 실리사이드 코팅 후에 야기되는 게이트 전류의 증가를 방지 할 수 있게 된다.According to the present invention, the silicon tip is coated with a metal silicide using a salicide process, and the gate material is replaced with a transparent electrode when manufacturing a silicon electrode having a triode structure using an oxide film as a shadow mask, thereby minimizing an additional process accompanied by tip coating. . After fabricating the tip array and depositing a metal on the entire surface, the heat treatment is performed, and only the exposed silicon tip region reacts with the metal to form a metal silicide, and the silicide reaction does not occur in the gate insulating layer and the gate and remains as a metal. Etching the remaining metal allows selective etching with the gate material, thereby completely removing the remaining metal in the gate insulating film without damaging the gate, thereby preventing an increase in gate current caused after the conventional metal silicide coating. Will be.
Description
본 발명은 투명전극을 게이트로 사용하여 금속 실리사이드가 코팅된 실리콘 팁 어레이 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a silicon silicide-coated silicon tip array using a transparent electrode as a gate.
차세대 평판 디스플레이(Flat Panel Display)로 각광을 받고 있는 전계 방출 디스플레이(Field Emission Display, FED)용 전자 소스(electron source)인 전계 방출 팁(Field Emission Tip, FET) 제조공정에 관한 것으로 FED에서 사용되는 여러전자 방출 팁 재료 중 실리콘 팁의 방출 특성을 향상시키고자 금속 실리사이드로 팁을 코팅하고 투명전극을 게이트로 사용한 금속 실리사이드가 코팅된 실리콘 팁 어레이 제조방법에 관한 것이다.Field Emission Tip (FET), an electron source for Field Emission Display (FED), which is being spotlighted as the next generation flat panel display. The present invention relates to a method of manufacturing a silicon silicide-coated silicon tip array in which a tip is coated with a metal silicide and a transparent electrode is used as a gate to improve emission characteristics of the silicon tip among various electron emission tip materials.
실리콘은 일함수가 크고 쉽게 산화가 일어나는 반면 실리사이드는 낮은 저항, 높은 열적 안정성, 화학적 안정성, 현 실리콘 공정과의 적용 등이 용이하여 VLSI 배선 공정에 활발히 연구되고 있다. 본 방법은 이러한 특성을 가진 금속 실리사이드로 실리콘 팁을 코팅하기 위하여 고안한 새로운 방법으로서 팁 제조 공정이 간단하고 제어하기가 용이하기 때문에 금속 실리사이드가 코팅된 실리콘 팁 제조의 재현성 확보에 크게 기여할 수 있다.While silicon has a large work function and easily oxidizes, silicide has been actively studied in VLSI wiring process because of its low resistance, high thermal stability, chemical stability, and easy application to current silicon processes. This method is a new method designed to coat silicon tips with metal silicides having these characteristics, and the tip manufacturing process is simple and easy to control, which can greatly contribute to securing reproducibility of metal silicide-coated silicon tips.
종래의 코팅된 팁 제조 방법은 에치백(Etch back) 공정을 이용한 것으로서 이 (Sanjo Lee, J.Vac.Sci.Technol.B 15(2), March/Apri 1997 p.458)등이 실리콘 팁(Si tip)을 제조한 후 코팅 물질을 팁 전면에 증착한 후 게이트 절연막, 게이트 메탈을 순차적으로 증착한 후, 포토레지스트(Photo-resist)를 스핀코팅법으로 최종적으로 증착한다. 포토레지스트를 열처리(baking)한 후 포토레지스트를 에싱(ashi ng)하면 돌출된 팁 선단 부분은 상대적으로 포토레지스트 두께가 작기 때문에 이 부분만 포토레지스트가 제거되고 아래층 게이트 메탈이 노출된다. 노출된 게이트 메탈을 건식 식각하고 연차적으로 노출된 게이트 절연막을 제거하여 삼극관 형태의 코팅된 팁을 형성하는 방법이다. 이러한 에치백 공정에 의하면 게이트와 팁간의 거리가 포토레지스트를 에칭하는 양에 의해 결정되어지는데 에싱공정은 자체적으로 재현성 확보에 문제가 있으며, 다층박막의 연속적인 증착으로 전체 공정 단계가 복잡해지며 각 증착막에 대한 에칭 공정의 정확한 제어가 요구된다. 우(J.Vac.Sci.T echnol.B 16(2), March/Apri 1998 p.866) 등은 삼극관 형태의 팁을 제조한 후 전면에 몰리브덴(Mo)을 증착한 후 열처리하여 몰리브덴 실리사이드가 코팅된 팁을 제조하였다. 실리사이드 형성 후 애노드(anode) 전류는 향상되었으나 게이트로의 누설 전류도 함께 증가하는 현상이 발생하였다. 이는 게이트 절연막에 잔존하는 Mo을 완전히 제거하지 못하여 팁과 게이트간의 누설 전류의 경로가 형성되기 때문이라 판단된다.Conventional coated tip manufacturing method is using an etch back process (Sanjo Lee, J. Vac. Sci. Technol. B 15 (2), March / Apri 1997 p.458), such as silicon tips ( After fabricating the Si tip, the coating material is deposited on the tip surface, and then a gate insulating film and a gate metal are sequentially deposited, and then a photoresist is finally deposited by spin coating. When ashing the photoresist after baking the photoresist, the protruding tip tip portion has a relatively small photoresist thickness, so only the photoresist is removed and the bottom gate metal is exposed. Dry etching the exposed gate metal and removing the sequentially exposed gate insulating film to form a coated tip in the form of a triode. According to the etchback process, the distance between the gate and the tip is determined by the amount of etching the photoresist. The ashing process has a problem of securing reproducibility by itself, and the entire process step is complicated by the continuous deposition of the multilayer thin film. Accurate control of the etching process is required. Woo (J.Vac.Sci.T echnol.B 16 (2), March / Apri 1998 p.866), etc., produced a triode-shaped tip and deposited molybdenum (Mo) on the front surface, followed by heat treatment to form molybdenum silicide. Coated tips were prepared. After silicide formation, the anode current improved, but the leakage current to the gate also increased. This may be because the path of leakage current between the tip and the gate is formed because Mo remaining in the gate insulating film cannot be completely removed.
본 발명은 종래 삼극관 형태의 실리콘 팁에 대한 코팅 공정을 단순화시킬 수 있다. 팁 코팅 후 에치백 공정이나 분리층(parting layer)을 이용하지 않고 기존 3극관 형태의 실리콘 팁 제조 공정을 그대로 이용하면서, 기존에 사용된 게이트 물질인 금속을 투명전극(Transparent electrode)으로 대체하였다. 삼극관 형태의 팁을 형성한 후 전면에 금속을 증착하고 열처리를 하면 노출된 실리콘 팁영역과 금속간에는 금속 실리사이드를 형성하고 게이트와 게이트 절연막 위의 금속은 반응하지 않고 그대로 존재하게 된다. 잔존하는 금속을 에칭 시키게 되면 실리콘 팁 영역의 금속 실리사이드는 손상을 입히지 않고 게이트 절연막과 게이트 전극에 잔존하는 금속을 제거하게 되어 게이트 누설 전류의 증가를 방지할 수 있다. 잔존하는 금속 에칭시에 게이트 물질이 금속인 경우는 선택적 에칭이 어려우므로 내산성이 강한 투명전극이나 귀금속으로 게이트를 형성하여 잔존하는 금속만을 선택적으로 완전히제거할 수 있게 된다.The present invention can simplify the coating process for silicon tips in the form of conventional triodes. Instead of using an etch back process or a parting layer after the tip coating, the conventional tripolar silicon-type silicon tip manufacturing process was used as it was, and the metal used as the gate material was replaced with a transparent electrode. After forming the triode-shaped tip and depositing a metal on the front surface and performing heat treatment, a metal silicide is formed between the exposed silicon tip region and the metal, and the metal on the gate and the gate insulating layer does not react and is present as it is. When the remaining metal is etched, the metal silicide in the silicon tip region may be removed without damaging the metal remaining in the gate insulating layer and the gate electrode, thereby preventing an increase in the gate leakage current. When the gate material is a metal at the time of remaining metal etching, selective etching is difficult, so that only the remaining metal can be selectively removed completely by forming a gate with a transparent electrode or a noble metal having strong acid resistance.
도 1은 투명전극을 게이트로 사용하여 금속 실리사이드가 코팅된 실리콘 팁 어레이 제조 공정도로서1 is a process diagram of manufacturing a silicon silicide-coated silicon tip array using a transparent electrode as a gate;
[a]는 실리콘 기판 위에 산화막을 형성한 상태도[a] is a state diagram in which an oxide film is formed on a silicon substrate
[b]는 Lithography 공정을 이용하여 photo-resist 미세 패턴을 형성하고 이를 이용하여 산화막 패턴을 형성한 상태도[b] is a state diagram of forming a photo-resist micro pattern using a lithography process and an oxide film pattern
[c]는 미세 패턴된 산화막을 샤도우 마스크(Shadow mask)로 하여 기판 실리콘을 식각한 상태도[c] is a state diagram in which substrate silicon is etched using a fine patterned oxide film as a shadow mask.
[d]는 팁 샤프닝(Sharpening)을 위한 산화(oxidation) 공정을 수행한 상태도[d] shows the state of the oxidation process for tip sharpening.
[e]는 샤도우 마스크를 이용하여 셀프얼라인 방식으로 게이트 절연막(gate insulator)과 투명전극을 게이트(gate)로 연속하여 증착한 상태도[e] is a state in which a gate insulator and a transparent electrode are successively deposited to a gate by using a shadow mask in a self-aligned manner.
[f]는 [d]에서 형성된 oxide를 HF로 제거하여 lift-off 방식에 의해 샤도우 마스크가 제거된 상태도[f] shows the state that the shadow mask is removed by lift-off method by removing oxide formed in [d] with HF.
[g]는 [f]에서 전면에 금속을 증착한 상태도[g] shows the state of depositing metal on the front surface in [f].
[h]는 [g]에서 열처리하여 노출된 실리콘 영역과 금속 접합면에 금속실리사이드를 형성한 상태도로서 게이트와 게이트 절연막에서는 실리사이드 반응이 일어나지 않아 금속이 그대로 존재하게 된다.[h] is a state diagram in which the metal silicide is formed on the exposed silicon region and the metal junction surface by heat treatment in [g]. The silicide reaction does not occur in the gate and the gate insulating film so that the metal remains as it is.
[i] 게이트와 게이트 절연막에 잔존하는 금속을 에칭하여 실리콘 팁 부분에만 금속실리사이드를 형성한 상태도[i] State diagram in which metal silicide is formed only on silicon tip by etching metal remaining on gate and gate insulating film
<주요 도면 부호 설명도><Description of Major Reference Symbols>
1: 실리콘 기판 2: 산화막1: silicon substrate 2: oxide film
3: 실리콘 넥 4: 열 산화막3: silicon neck 4: thermal oxide film
5: 게이트 절연막 6: 게이트5: gate insulating film 6: gate
7: 금속 8: 금속 실리사이드7: metal 8: metal silicide
본 발명의 공정을 간단히 설명하면 기존의 샤도우 마스크를 이용한 셀프 얼라인 법으로 삼극관 형태의 실리콘 팁을 형성하면서 게이트 물질을 투명전극으로 대체하여 후속공정에서 실리콘 팁 부분에만 금속 실리사이드를 형성시키고 게이트 절연막에 잔존한 미반응 금속을 제거하여 게이트 전류의 증가를 방지할 수 있게 된다. 이하 첨부한 도면에 의해 본 발명을 상세히 설명하면 다음과 같다.Briefly describing the process of the present invention, while forming a triode type silicon tip using a conventional shadow mask, the gate material is replaced with a transparent electrode to form a metal silicide only on the silicon tip in a subsequent process, The remaining unreacted metal can be removed to prevent an increase in the gate current. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 투명전극을 게이트로 사용하여 금속 실리사이드가 코팅된 실리콘 팁 어레이 제조방법은 실리콘 기판(1)위에 산화막(2)을 증착하는 단계(도 1(a) 참조)와;A method of manufacturing a silicon silicide-coated silicon tip array using a transparent electrode of the present invention as a gate includes depositing an oxide film 2 on a silicon substrate 1 (see FIG. 1 (a));
반도체 노광 공정을 이용한 포토레지스트 미세 패턴으로 산화막(2) 패턴을 증착하는 단계(도 1(b) 참조)와; 산화막(2)을 샤도우 마스크로 하여 실리콘 기판( 1)을 목(neck) 모양으로 식각하여 실리콘 넥(Silicon neck)(3)을 형성하는 단계(도 1(c) 참조)와; 산소와 수소 혼합 분위기에서 산화공정을 수행하여 실리콘 기판(1) 표면과 실리콘 넥에 실리콘 열산화막(4)을 형성하는 단계(도 1(d) 참조)와; 실리콘 기판(1) 표면에 형성된 열산화막(4)과 산화막(2)위에 셀프얼라인드(Self-aligned) 방식으로 게이트 절연막(5)과 게이트(6)를 증착하는 단계(도 1(e) 참조)와; HF로 실리콘 기판(1) 표면과 실리콘 넥(neck)에 형성된 실리콘 열산화막(4)을 에칭하고 리프트-오프(lift-off) 방법에 의해 산화막(2)과 산화막(2) 위에 형성된 게이트 절연막(5) 및 게이트(6)를 제거하는 단계(도 1(f) 참조)와; 실리콘 팁 영역, 게이트 (6) 상부 및 실리콘 넥과 게이트 절연막(5)의 경계부분에 금속막(7)을 증착하는 단계(도 1(g) 참조)와; 실리콘 팁 영역에 증착된 금속막(7)은 고온 열처리에 의해 금속실리사이드(8)를 형성하는 단계(도 1(h) 참조)와; 금속실리사이드(8)를 형성하지 않은 금속을 제거하는 단계(도 1(i) 참조)로 이루어지며 각 단계에 대한 상세한 설명은 다음과 같다.Depositing an oxide film 2 pattern with a photoresist fine pattern using a semiconductor exposure process (see FIG. 1 (b)); Etching the silicon substrate 1 into a neck shape using the oxide film 2 as a shadow mask to form a silicon neck 3 (see Fig. 1 (c)); Performing an oxidation process in a mixed atmosphere of oxygen and hydrogen to form a silicon thermal oxide film 4 on the surface of the silicon substrate 1 and the silicon neck (see FIG. 1 (d)); Depositing the gate insulating film 5 and the gate 6 on the thermal oxide film 4 and the oxide film 2 formed on the surface of the silicon substrate 1 in a self-aligned manner (see FIG. 1 (e)). )Wow; The gate insulating film formed on the oxide film 2 and the oxide film 2 by etching the silicon thermal oxide film 4 formed on the surface of the silicon substrate 1 and the silicon neck with HF and by a lift-off method ( 5) and removing the gate 6 (see FIG. 1 (f)); Depositing a metal film (7) on the silicon tip region, over the gate (6) and at the boundary between the silicon neck and the gate insulating film (see FIG. 1 (g)); The metal film 7 deposited on the silicon tip region is formed by forming a metal silicide 8 by a high temperature heat treatment (see Fig. 1 (h)); Removing the metal that does not form the metal silicide (8) (see Fig. 1 (i)) is a detailed description of each step is as follows.
실리콘 기판(1)위에 산화막(2)을 증착하는 단계에서 산화막(2) 증착시 사용하는 가스는 SiH4와 O2를 사용하며 PECVD(Plasma Enhanced Chemical Vapor Deposit ion) 방법으로 기판온도는 250∼350℃, 증착압력은 150∼200밀리토르(mTorr), 3000 -4000Å의 두께로 증착하며 증착시 가스흐름속도는 SiH450∼70 sccm, O250∼70 sccm으로 유지한다.In the deposition of the oxide film 2 on the silicon substrate 1, the gas used for the deposition of the oxide film 2 uses SiH 4 and O 2 , and the substrate temperature is 250 to 350 using a PECVD (Plasma Enhanced Chemical Vapor Deposit ion) method. ℃, the deposition pressure is 150 ~ 200 millitorr (mTorr), deposited to a thickness of 3000-4000Å and the gas flow rate during deposition is maintained at SiH 4 50 ~ 70 sccm, O 2 50 ~ 70 sccm.
반도체 노광 공정을 이용한 포토레지스트 미세패턴으로 산화막(2) 패턴을 증착하는 단계에서 포토레지스트 미세 패턴 형성 공정은 포토레지스트 스핀 코팅, 소프트 베이킹(Soft baking, 80℃ 3분), 자체 제작한 크롬 마스크를 이용한 자외선( UV) 노광, 디벨러핑(Developing), 하드 베이킹(Hard Baking, 120℃ 3분)으로 이루어지며 이러한 포토레지스트 미세패턴을 이용하여 산화막(2)은 BHF(Buffered Hydr ofluoric acid) 에천트(Etchant)로 산화막(2)을 에칭하여 산화막 패턴을 형성한다.In the step of depositing the oxide film 2 pattern with the photoresist micropattern using the semiconductor exposure process, the photoresist micropattern forming process uses photoresist spin coating, soft baking (80 ° C. 3 min), and a self-made chrome mask. UV (UV) exposure, developing and hard baking (hard baking, 120 minutes 3 minutes) are used. The oxide film 2 is etched with Etchant to form an oxide film pattern.
산화막(2)을 샤도우 마스크로 하여 산화막(2) 아래의 실리콘 기판(1)을 넥(neck) 모양으로 식각하여 실리콘 넥(3)을 형성하는 단계에서 실리콘 넥(3)은 건조 식각(Dry etching) 방법으로 상온에서 SF6가스 20∼25 sccm, 에칭압력은 5∼10 mTorr로 형성한다.In the step of forming the silicon neck 3 by etching the silicon substrate 1 under the oxide film 2 into a neck shape by using the oxide film 2 as a shadow mask, the silicon neck 3 is dry-etched. ), The SF 6 gas is 20-25 sccm and the etching pressure is 5-10 mTorr at room temperature.
산소 4~8 ℓ/min, 수소 8~12 ℓ/min의 산소와 수소가 혼합된 혼합가스 분위기에서 산화공정을 수행하여 실리콘 기판(1)의 상부 및 실리콘 넥(3) 부분에 실리콘 열산화막(4)을 900∼950℃ 온도에서 2∼4시간 실시한다.The silicon thermal oxide film is formed on the upper portion of the silicon substrate 1 and the silicon neck 3 by performing an oxidation process in a mixed gas atmosphere in which oxygen and hydrogen of 4 to 8 l / min of oxygen and 8 to 12 l / min of hydrogen are mixed. 4) is carried out at 900 to 950 ° C for 2 to 4 hours.
산화막(2)으로 이루어진 샤도우 마스크를 이용하여 셀프얼라인드 방식으로 게이트 절연막(5)과 게이트(6)를 산화막(2) 및 실리콘 기판(1) 상부에 증착하는 단계에서 게이트 절연막(5)의 형성은 PECVD 또는 스퍼터링법으로 SiO2두께를 7000Å∼9000Å으로 증착하는데 PECVD를 이용하여 증착하는 경우 기판온도는 250∼350℃, 증착압력은 150∼200mTorr, 가스흐름속도는 SiH450∼70 sccm, O250∼70 sccm으로 유지한다. 한편 게이트(6)의 형성은 스퍼터링 방법으로 전기저항이 낮으며 내산성이 강한 TO(Tin oxide), ATO(Antimony doped Tin oxide), FTO(Fouorine doped Tin oxide), ITO(Indium Tin Oxide), FITO(Fluorinated Indium Tin oxide), FITO (Fouorine Indium Tin oxide) 또는 IZO(Indium doped Zinc oxide)와 같은 투명전극 내지 Pt, Pd와 같은 귀금속류 물질을 증착 하는데 일예로 ITO(Indium Tin Oxide) 증착은 기판온도 20O∼250℃, 산소가 1.5 ∼ 2.4 sccm, 아르곤이 16 ~ 19 sccm의 산소와 아르곤이 혼합된 혼합가스 분위기에서 2000Å∼3000Å의 두께로 증착한다.Forming the gate insulating film 5 in the step of depositing the gate insulating film 5 and the gate 6 on the oxide film 2 and the silicon substrate 1 in a self-aligned manner by using a shadow mask made of the oxide film (2) SiO 2 thickness is deposited from 7000Å to 9000Å by PECVD or sputtering method. In case of deposition using PECVD, substrate temperature is 250 ~ 350 ℃, deposition pressure is 150 ~ 200mTorr, gas flow rate is SiH 4 50 ~ 70 sccm, O 2 50 to 70 sccm. On the other hand, the formation of the gate 6 is a sputtering method with low electrical resistance and strong acid resistance (Tin oxide), ATO (Antimony doped Tin oxide), FTO (Fouorine doped Tin oxide), ITO (Indium Tin Oxide), FITO ( Transparent electrode such as fluorinated indium tin oxide (FINO), fluorine indium tin oxide (FITO) or indium doped zinc oxide (IZO) to deposit precious metals such as Pt and Pd. It is deposited at a thickness of 2000 kPa to 3000 kPa in a mixed gas atmosphere of 250 ° C., 1.5 to 2.4 sccm of oxygen, and 16 to 19 sccm of argon mixed with oxygen and argon.
HF로 실리콘 기판(1) 표면과 실리콘 넥에 형성된 실리콘 열산화막(4)을 에칭하고 리프트-오프(lift-off) 방법에 의해 산화막(2)과 산화막(2) 위에 형성된 게이트 절연막(5) 및 게이트(6)를 제거한다.The gate insulating film 5 formed on the oxide film 2 and the oxide film 2 by etching the silicon thermal oxide film 4 formed on the surface of the silicon substrate 1 and the silicon neck with HF and by a lift-off method; Remove the gate 6.
금속막(7)은 코발트(Co) 또는 몰리브덴(Mo), 니켈(Ni), 타이타늄(Ti), 탄탈늄(Ta) 또는 크롬(Cr) 금속을 스퍼터링법, 전자빔 증착법 또는 금속 유기 화학증착법과 같은 진공 증착법을 이용하여 20∼30nm의 두께로 증착한다. 일예로 코발트를 스퍼터링 법으로 증착시 기판온도는 150∼250℃, 증착압력은 1∼10mTorr로 하거나 MOCVD법으로 증착시 기판온도는 300∼400℃, 증착압력은 200∼400mTorr으로 증착할 수 있다. 또한 몰리브덴을 스퍼터링법으로 증착시 기판온도는 상온, 증착압력은 1~10mTorr로 증착할 수 있다.The metal film 7 may be formed by sputtering a cobalt (Co) or molybdenum (Mo), nickel (Ni), titanium (Ti), tantalum (Ta), or chromium (Cr) metal, such as electron beam deposition or metal organic chemical vapor deposition. It deposits in thickness of 20-30 nm using the vacuum evaporation method. For example, when the cobalt is deposited by the sputtering method, the substrate temperature may be 150 to 250 ° C., the deposition pressure is 1 to 10 mTorr, or the substrate temperature is 300 to 400 ° C. and the deposition pressure is 200 to 400 mTorr when MOCVD is deposited. In addition, when the molybdenum is deposited by the sputtering method, the substrate temperature can be deposited at room temperature and the deposition pressure is 1 to 10 mTorr.
금속실리사이드(8)의 형성은 금속막을 전면에 증착하고 열처리하게 되면 실리콘과 접하고 있는 금속 영역에서만 금속실리사이드 반응이 발생되므로, 실리콘으로 노출된 실리콘 팁 영역에 증착된 금속막만이 실리콘과 고온 반응하여 금속실리사이드를 형성하게 된다. 한편 금속실리사이드 형성시 실시하는 열처리는 진공 증착법으로 상기에서 언급한 금속을 금속막(7)으로 증착 후 진공 파괴 없이 열처리하는 인-시튜(in-situ)법 또는 진공을 파괴한 후 열처리하는 엑스-시튜(ex-situ)법을 사용할 수 있다. 한편 금속실리사이드(8) 형성시 금속막(7)으로 사용하는 금속과 실리콘간에 실리사이드를 형성할 수 있는 온도에 맞춰서 실시해야 하는데 코발트 금속막은 700∼800℃ 온도의 질소분위기에서 1∼10분 동안 실시하며, 몰리브덴 금속막은 800∼850℃ 온도의 질소분위기에서 1∼10분 동안 실시하며, 니켈 금속막은 750∼850℃ 온도의 질소분위기에서 1∼10분 동안 실시하며, 타이타늄 금속막은 800∼850℃ 온도의 질소분위기에서 1∼10분 동안 실시하며, 탄탈늄 금속막은 800∼850℃ 온도의 질소분위기에서 1∼10분 동안 실시하며, 크롬 금속막은 800∼850℃ 온도의 질소분위기에서 1∼10분 동안 실시한다.In the formation of the metal silicide 8, when the metal film is deposited on the front surface and heat-treated, the metal silicide reaction occurs only in the metal region in contact with the silicon. Therefore, only the metal film deposited on the silicon tip region exposed to silicon reacts with the silicon at a high temperature. Metal silicide is formed. On the other hand, the heat treatment performed during the formation of the metal silicide is a vacuum evaporation method, which is an in-situ method in which the above-mentioned metal is heat-treated without vacuum destruction after the deposition of the above-mentioned metal into the metal film 7 or X- The ex-situ method can be used. On the other hand, when forming the metal silicide 8, it should be carried out according to the temperature at which the silicide can be formed between the metal used as the metal film 7 and the silicon. The cobalt metal film is carried out in a nitrogen atmosphere at 700 to 800 ° C. for 1 to 10 minutes. The molybdenum metal film is carried out in a nitrogen atmosphere at 800 to 850 ° C. for 1 to 10 minutes, the nickel metal film is carried out in a nitrogen atmosphere at 750 to 850 ° C. for 1 to 10 minutes, and the titanium metal film is at 800 to 850 ° C. 1 to 10 minutes in the nitrogen atmosphere of, the tantalum metal film for 1 to 10 minutes in a nitrogen atmosphere of 800 ~ 850 ℃ temperature, chrome metal film for 1 to 10 minutes in a nitrogen atmosphere of 800 ~ 850 ℃ temperature Conduct.
실리사이드 반응을 하지 않고 게이트 절연막과 게이트에 잔존한 금속의 제거는 증착에 사용한 금속고유의 에천트를 사용하여 제거한다. 예를 들면 코발트는 염산(HCl)과 과산화수소(H2O2)를 3:1로 혼합한 것을, 몰리브덴은 카르복시산(CH3CO OH):질산(HNO3):인산(H3PO4):황산(H2O)=5:1:85:5로 혼합한 것을, 니켈은 카르복시산 (CH3COOH):질산(HNO3):인산(H3PO4):황산(H2SO4)=50:30:10:10로 혼합한 것을 , 티타늄은 황산(H2SO4):과수(H202)=1:1로 혼합된 것을, 탄탈륨은 질산(HNO3):불산(HF):수(H2O)=4:4:10으로 혼합한 것을, 크롬은 염산(HCl):수(H2O)=3:1로 혼합한 것을 에천트로 사용한다.Removal of the metal remaining in the gate insulating film and the gate without performing the silicide reaction is performed using a metal-specific etchant used for the deposition. For example, cobalt is a mixture of hydrochloric acid (HCl) and hydrogen peroxide (H 2 O 2 ) in 3: 1, molybdenum is carboxylic acid (CH 3 CO OH): nitric acid (HNO 3 ): phosphoric acid (H 3 PO 4 ): Sulfuric acid (H 2 O) = 5: 1: 85: 5 mixed with nickel is carboxylic acid (CH 3 COOH): nitric acid (HNO 3 ): phosphoric acid (H 3 PO 4 ): sulfuric acid (H 2 SO 4 ) = 50: 30: 10: 10, titanium mixed with sulfuric acid (H 2 SO 4 ): fruit tree (H 2 0 2 ) = 1: 1, tantalum mixed with nitric acid (HNO 3 ): hydrofluoric acid (HF) A mixture of water (H 2 O) = 4: 4: 10 and chromium mixed with hydrochloric acid (HCl): water (H 2 O) = 3: 1 are used as an etchant.
본 발명은 기존에 수행되어온 실리콘 팁을 코팅하는데 필요한 에치백 공정이나 분리층(parting layer)을 사용하지 않고 기존 셀프얼라인드 방식을 이용하여 triode 형태의 실리콘 팁 어레이를 제조하면서 게이트 물질을 투명전극으로 교체하기 때문에 추가되는 공정 변수 없이 재현성 있는 금속 실리사이드가 코팅된 실리콘 팁을 제조하게 되는데 에치백 (etch back)공정과 같은 다단계로 여러 물질의 증착 및 에칭 공정을 생략할 수 있어서 공정 시간 감소 및 공정 단순화와 공정 장비수를 감소시켜 제조 공정의 단가를 낮출 수 있고 실리콘 팁에서만 실리사이드 반응을 형성하고 게이트 절연막에 잔존하는 미반응 금속을 투명전극으로 사용한 게이트와의 선택적 에칭 특성을 이용하여 완전히 제거하게 되어 게이트 전류의 증가를 방지할 수 있다.The present invention provides a triode-type silicon tip array using a conventional self-aligned method without using an etch back process or a partitioning layer required to coat a silicon tip, which has been previously performed, and converts the gate material into a transparent electrode. This makes it possible to produce reproducible metal silicide-coated silicon tips without additional process parameters, which eliminates the deposition and etching of multiple materials in multiple steps, such as an etch back process, reducing process time and simplifying the process. The cost of manufacturing process can be lowered by reducing the number of process equipments, and the silicide reaction is formed only at the silicon tip, and the unreacted metal remaining in the gate insulating film is removed by using the selective etching characteristic with the gate using the transparent electrode. The increase in current can be prevented.
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