KR100349679B1 - Method for fabricating CMOS image sensor - Google Patents
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Abstract
본 발명은 기존 공정의 변화를 최소화하면서 트랜스퍼게이트의 게이트절연막 열화를 방지하기 위하여, 게이트전극 상에 마스크절연막을 적용하므로써 베리드포토다이오드의 이온주입에 의한 야기되는 게이트전극 및 게이트산화막의 열화를 방지한 CMOS 이미지센서 제조방법에 관한 것이다. 본 발명에 따른 CMOS 이미지센서 제조방법은, 제1도전형의 반도체층 상에 게이트절연막과 게이트전도층 및 마스크절연막을 차례로 적층하는 단계; 상기 마스크절연막 상에 게이트전극마스크패턴을 형성하고 상기 마스크절연막을 식각하여 마스크절연막패턴을 형성하는 단계; 상기 마스크절연막패턴과 상기 게이트전극마스크패턴의 일측에지가 노출되고, 베리드포토다이오드가 형성될 영역의 상부가 오픈되도록 제1이온주입마스크패턴을 형성하는 단계; 상기 제1이온주입마스크패턴을 이온주입마스크로하여 상기 반도체층에 베리드포토다이오드의 형성을 위한 제2도전형불순물을 이온주입하는 단계; 상기 제1이온주입마스크패턴과 상기 게이트전극마스크패턴을 제거하고 상기 마스크절연막패턴을 식각마스크로 한 식각 공정으로 게이트전도층패턴을 형성하는 단계; 상기 마스크절연막패턴 및 상기 게이트전도층패턴의 일측에지와 상기 베리드포토다이오드가 형성될 영역이 오픈되도록 제2이온주입마스크패턴을 형성하는 단계; 및 상기 제2이온주입마스크패턴을 이온주입마스크로하여 상기 반도체층에 베리드포토다이오드용 제1도전형불순물을 이온주입하는 단계를 포함하여 이루어짐을 특징으로 한다.The present invention prevents deterioration of the gate electrode and gate oxide film caused by ion implantation of the buried photodiode by applying a mask insulating film on the gate electrode in order to prevent the gate insulating film deterioration of the transfer gate while minimizing the change of the existing process. A method for manufacturing a CMOS image sensor is provided. According to another aspect of the present invention, there is provided a method of manufacturing a CMOS image sensor, the method comprising: sequentially stacking a gate insulating film, a gate conductive layer, and a mask insulating film on a semiconductor layer of a first conductivity type; Forming a gate insulating mask pattern on the mask insulating layer and etching the mask insulating layer to form a mask insulating layer pattern; Forming a first ion implantation mask pattern to expose one side edge of the mask insulation layer pattern and the gate electrode mask pattern and to open an upper portion of a region in which the buried photodiode is to be formed; Ion implanting a second conductive impurity for forming a buried photodiode in the semiconductor layer using the first ion implantation mask pattern as an ion implantation mask; Removing the first ion implantation mask pattern and the gate electrode mask pattern and forming a gate conductive layer pattern by an etching process using the mask insulating layer pattern as an etching mask; Forming a second ion implantation mask pattern to open one edge of the mask insulating layer pattern and the gate conductive layer pattern and a region where the buried photodiode is to be opened; And ion implanting the first conductive impurity for buried photodiode into the semiconductor layer by using the second ion implantation mask pattern as an ion implantation mask.
Description
본 발명은 CMOS(Complementary Metal-Oxide-Silicon) 이미지센서(Image Sensor) 제조방법에 관한 것으로, 특히 트랜지스퍼게이트의 게이트절연막 열화를 방지하기 위한 CMOS 이미지센서 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a complementary metal-oxide-silicon (CMOS) image sensor, and more particularly, to a method for manufacturing a CMOS image sensor for preventing a gate insulating film from deteriorating a transistor.
통상적으로, CMOS 이미지센서라 함은 CMOS 제조 기술을 이용하여 광학적 이미지를 전기적신호로 변환시키는 소자로서, 화소수만큼 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용하고 있다. 현재 이미지센서로 널리 사용되고 있는 CCD(Charge Coupled Device) 이미지센서에 비하여 CMOS 이미지센서는, 구동 방식이 간편하고 다양한 스캐닝 방식의 구현이 가능하며, 신호처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능할 뿐만 아니라, 호환성의 CMOS 기술을 사용하므로 제조 단가를 낮출 수 있고, 전력 소모 또한 크게 낮다는 장점을 지니고 있음은 주지의 사실이다.In general, a CMOS image sensor is a device that converts an optical image into an electrical signal using a CMOS fabrication technology. A CMOS image sensor employs a switching method of generating MOS transistors by the number of pixels and sequentially detecting outputs using the same. Compared to the CCD (Charge Coupled Device) image sensor, which is widely used as an image sensor, CMOS image sensor has a simple driving method, various scanning methods can be implemented, and a signal processing circuit can be integrated on a single chip, thereby miniaturizing the product. In addition, it is well known that the use of a compatible CMOS technology can reduce manufacturing costs and greatly reduce power consumption.
도1에는 본 출원인에 의해 1998년 2월 28일자로 출원된(출원번호 : 98-6687) CMOS 이미지센서 단위화소(Unit Pixel)의 회로도가 도시되어 있다. 도1을 참조하면, CMOS 이미지센서의 단위화소(Unit Pixel)는, 1개의 베리드포토다이오드(BPD)와 4개의 NMOS트랜지스터로 구성되어 있다. 4개의 NMOS트랜지스터는 베리드포토다이오드(BPD)에서 생성된 광전하를 플로팅센싱노드로 운송하기 위한 트랜스퍼게이트(Tx)와, 다음 신호검출을 위해 상기 플로팅센싱노드에 저장되어 있는 전하를 배출하기위한 리셋게이트(Rx)와, 소스 팔로워(Source Follower) 역할을 하는 드라이브 트랜지스터(MD), 및 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 구성된다. 여기서, 트랜스퍼게이트(Tx)와 리셋게이트(Rx)는 양의 문턱전압(Positive Threshold Voltage)으로 인한 전압 강하로 전하(전자)가 손실되어 전하운송효율이 저하되는 현상을 방지하기 위하여 음의 문턱전압을 갖는 네이티브(Native) NMOS트랜지스터로 형성되어 진다. 이러한 단위화소로부터 데이터를 얻는 방법은, 상호 연관된 더블 샘플링(CDS : Correlated Double Sampling) 방식으로 이루어져, 광전하에 대응하는 전기적신호를 검출하게 된다.FIG. 1 shows a circuit diagram of a CMOS image sensor unit pixel filed February 28, 1998, filed by Applicant (Application No. 98-6687). Referring to FIG. 1, a unit pixel of a CMOS image sensor is composed of one buried photodiode (BPD) and four NMOS transistors. Four NMOS transistors are used for transporting photocharges generated from buried photodiodes (BPD) to floating sensing nodes, and for discharging the charge stored in the floating sensing nodes for the next signal detection. It consists of a reset gate Rx, a drive transistor MD serving as a source follower, and a select transistor Sx capable of addressing with a switching role. Here, the transfer gate Tx and the reset gate Rx have a negative threshold voltage to prevent the charge (electron) from being lost due to the voltage drop due to the positive threshold voltage. It is formed of native NMOS transistor with The method of acquiring data from the unit pixel is performed by a correlated double sampling (CDS) method to detect an electrical signal corresponding to the photocharge.
도2는 역시 본 출원인에 의해 출원된바 있는(출원번호 : 98-6687) CMOS 이미지센서 단위화소의 단면도로서, 도면부호 1은 실리콘기판, 2는 P-에피층, 3은 P-웰, 4는 필드산화막, 5는 게이트산화막, 6은 게이트전극, 7은 N-확산영역, 8은 P0확산영역, 9는 N+확산영역, 10은 산화막스페이서를 각각 나타낸다. 도2를 참조하면, 베리드포토다이오드(BPD)는 P-에피층(2)과 N-확산영역(8) 및 P0확산영역(7)이 적층된 PNP 접합 구조를 이루고 있다. 그리고, 트랜스퍼게이트(Tx)의 하부에서 채널 역할을 하는 P-에피층(11)에는 트랜지스터의 특성 조절(문턱전압조절 및 펀치쓰루 특성 조절)을 위한 제반 이온주입공정 등이 생략되므로써, 즉 트랜스퍼게이트는 네이티브 트랜지스터로 형성됨으로써 음의 문턱전압을 갖는 NMOS 트랜지스터를 이루어 전하전달효율이 극대화되도록 구성되며, 또한, 트랜스퍼게이트(Tx)와리셋게이트(Rx) 사이의 P-에피층(2) 표면에 형성된 N+확산영역은, -이 영역이 플로팅센싱노드를 구성한다- LDD 영역없이 고농도 N+영역으로만 이루어져 운송되는 전하량에 따른 플로팅센싱노드의 전위 변화량을 증폭시키도록 구성되어 있다.FIG. 2 is a cross-sectional view of a CMOS image sensor unit pixel, also filed by the present applicant (application number: 98-6687), wherein 1 is a silicon substrate, 2 is a P-epi layer, 3 is a P-well, 4 Is a field oxide film, 5 is a gate oxide film, 6 is a gate electrode, 7 is an N - diffusion region, 8 is a P 0 diffusion region, 9 is an N + diffusion region, and 10 is an oxide spacer. Referring to FIG. 2, the buried photodiode BPD has a PNP junction structure in which a P-epi layer 2, an N − diffusion region 8, and a P 0 diffusion region 7 are stacked. In addition, the P-epi layer 11 serving as a channel under the transfer gate Tx omits an ion implantation process for controlling the characteristics of the transistor (threshold voltage and punch-through characteristics), that is, the transfer gate. Is formed of a native transistor to form an NMOS transistor having a negative threshold voltage to maximize charge transfer efficiency, and is formed on the surface of the P-epi layer 2 between the transfer gate Tx and the reset gate Rx. The N + diffusion region, which constitutes a floating sensing node-is composed only of a high concentration N + region without an LDD region, and is configured to amplify the potential change amount of the floating sensing node according to the amount of charge transported.
한편, 상기 베리드포토다이오드(BPD)의 N-확산영역(7)과 P0확산영역(8)은 트랜스퍼게이트(Tx)의 일측에지에서 자기정렬되어 형성되는바, 도4에는 이러한 베리드포토다이오드(BPD) 형성방법을 보여주고 있다. 구체적으로, 종래에는 트랜스퍼게이트(Tx)의 일측에 근접하여 형성되는 베리드포토다이오드(BPD)의 도핑 프로파일(Doping profile)이 전하운송효율(Charge Transfer Efficience)을 결정하게 되므로, 트랜스퍼게이트(Tx)의 게이트전극 두께를 충분히 두껍게하여 베리드포토다이오드(BPD)의 N-도핑영역(7)과 P0도핑영역(8)을 각각 형성하기 위한 P0이온주입과 N-이온주입을 트랜스퍼트랜지스터(Tx)의 게이트의 일측에지에서 자기정렬(Self Alignment)되도록 한다. 즉, N-도핑영역(7)과 P0도핑영역(8)을 형성하기 위한 각 이온주입시, 베리드포토다이오드(BPD)가 형성될 영역을 오픈시키되 게이트전극(6)의 일측이 충분히 노출되도록 마스크패턴(41)(통상 감광막패턴을 사용함)을 형성하고, 이온주입을 실시한다.Meanwhile, the N − diffusion region 7 and the P 0 diffusion region 8 of the buried photodiode BPD are formed by self-alignment at one edge of the transfer gate Tx. A method of forming a diode (BPD) is shown. Specifically, in the related art, the doping profile of the buried photodiode BPD formed close to one side of the transfer gate Tx determines the charge transfer efficiency, so that the transfer gate Tx P 0 ion implantation and N − ion implantation for forming the N − doped region 7 and the P 0 doped region 8 of the buried photodiode BPD by sufficiently thicking the gate electrode of the transfer transistor Tx Self Alignment is performed at one edge of the gate. That is, in each ion implantation to form the N − doped region 7 and the P 0 doped region 8, the region where the buried photodiode BPD is to be formed is opened, but one side of the gate electrode 6 is sufficiently exposed. A mask pattern 41 (usually using a photosensitive film pattern) is formed so that ion implantation is performed.
따라서, 베리드포토다이오드를 형성하기 위한 일련의 이온주입공정시, 즉 P0이온주입과 N-이온주입시 노출된 게이트전극의 영역(6a)에는 불순물들이 주입되므로이 게이트전극(6) 하부의 게이트산화막(5)은 열화될 수밖에 없으며, 이로 인하여 소자 특성에 큰 악영향을 주게 된다. 특히 게이트전극(6)의 최소 크기가 약 0.35㎛ 내외인 경우에는 약 70Å 내외의 두께를 갖는 게이트 산화막(5)을 채용케 됨에 따라 게이트산화막(5)의 열화는 더욱 심화되게 된다.Therefore, impurities are implanted in the region 6a of the gate electrode exposed during a series of ion implantation processes for forming buried photodiodes, that is, during P 0 ion implantation and N − ion implantation. The oxide film 5 is inevitably deteriorated, which greatly affects the device characteristics. In particular, when the gate electrode 6 has a minimum size of about 0.35 μm, the gate oxide film 5 having a thickness of about 70 μs is employed, thereby further deteriorating the gate oxide film 5.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 트랜스퍼게이트의 게이트절연막 열화를 방지하기 위한 CMOS 이미지센서 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a CMOS image sensor manufacturing method for preventing the gate insulating film degradation of the transfer gate.
또한, 본 발명의 다른 목적은 기존 공정의 변화를 최소화하면서 트랜스퍼게이트의 게이트절연막 열화를 방지하기 위한 CMOS 이미지센서 제조방법을 제공하는데 있다.In addition, another object of the present invention is to provide a method for manufacturing a CMOS image sensor for preventing the gate insulating film degradation of the transfer gate while minimizing changes in the existing process.
도1은 종래기술에 따른 CMOS 이미지센서의 단위화소 회로도.1 is a unit pixel circuit diagram of a CMOS image sensor according to the prior art.
도2는 종래기술에 따른 CMOS 이미지센서의 단위화소 구조를 나타내는 단면도.2 is a cross-sectional view showing a unit pixel structure of a CMOS image sensor according to the prior art.
도3a 내지 도3i는 본 발명의 일실시예에 따른 CMOS 이미지센서 제조공정을 나타내는 단면도.3A to 3I are cross-sectional views illustrating a manufacturing process of a CMOS image sensor according to an exemplary embodiment of the present invention.
도4는 종래기술의 문제점을 보여주는 도면.4 shows a problem of the prior art;
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
14 : 소자분리산화막 15 : 게이트산화막14 device isolation oxide film 15 gate oxide film
16 : 도핑된 폴리실리콘막 17 : 절연막16 doped polysilicon film 17 insulating film
18 : N-도핑영역 24 : Po도핑영역18: N - doped region 24: P o doped region
Tx : 트랜스퍼게이트 Rx : 리셋게이트Tx: Transfergate Rx: Resetgate
MD : 드라이버게이트 Sx : 셀렉트게이트MD: Driver Gate Sx: Select Gate
BPD : 베리드 포토다이오드BPD: Buried Photodiode
상기 목적을 달성하기 위한 본 발명의 CMOS 이미지센서 제조방법은, 제1도전형의 반도체층 상에 게이트절연막과 게이트전도층 및 마스크절연막을 차례로 적층하는 단계; 상기 마스크절연막 상에 게이트전극마스크패턴을 형성하고 상기 마스크절연막을 식각하여 마스크절연막패턴을 형성하는 단계; 상기 마스크절연막패턴과 상기 게이트전극마스크패턴의 일측에지가 노출되고, 베리드포토다이오드가 형성될 영역의 상부가 오픈되도록 제1이온주입마스크패턴을 형성하는 단계; 상기 제1이온주입마스크패턴을 이온주입마스크로하여 상기 반도체층에 베리드포토다이오드의 형성을 위한 제2도전형불순물을 이온주입하는 단계; 상기 제1이온주입마스크패턴과 상기 게이트전극마스크패턴을 제거하고 상기 마스크절연막패턴을 식각마스크로 한 식각 공정으로 게이트전도층패턴을 형성하는 단계; 상기 마스크절연막패턴 및 상기 게이트전도층패턴의 일측에지와 상기 베리드포토다이오드가 형성될 영역이 오픈되도록 제2이온주입마스크패턴을 형성하는 단계; 및 상기 제2이온주입마스크패턴을 이온주입마스크로하여 상기 반도체층에 베리드포토다이오드용 제1도전형불순물을 이온주입하는 단계를 포함하여 이루어짐을 특징으로 한다.According to one aspect of the present invention, there is provided a method of fabricating a CMOS image sensor, the method comprising: sequentially stacking a gate insulating film, a gate conductive layer, and a mask insulating film on a semiconductor layer of a first conductivity type; Forming a gate insulating mask pattern on the mask insulating layer and etching the mask insulating layer to form a mask insulating layer pattern; Forming a first ion implantation mask pattern to expose one side edge of the mask insulation layer pattern and the gate electrode mask pattern and to open an upper portion of a region in which the buried photodiode is to be formed; Ion implanting a second conductive impurity for forming a buried photodiode in the semiconductor layer using the first ion implantation mask pattern as an ion implantation mask; Removing the first ion implantation mask pattern and the gate electrode mask pattern and forming a gate conductive layer pattern by an etching process using the mask insulating layer pattern as an etching mask; Forming a second ion implantation mask pattern to open one edge of the mask insulating layer pattern and the gate conductive layer pattern and a region where the buried photodiode is to be opened; And ion implanting the first conductive impurity for buried photodiode into the semiconductor layer by using the second ion implantation mask pattern as an ion implantation mask.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도3a 내지 도3i는 본 발명의 일실시예에 따른 CMOS 이미지센서 제조공정을 나타내는 단면도로서, 단위화소 부분의 공정 단면도이다. 본 실시예에서는 본 출원인에 의해 기출원된바 있는(출원번호: 98-6687) CMOS 이미지센서 제조방법에서 최소한의 공정변화로 게이트산화막의 열화를 방지하는 동시에 자기정렬된 실리사이드 공정을 적용하였다.3A to 3I are cross-sectional views illustrating a manufacturing process of a CMOS image sensor according to an exemplary embodiment of the present invention, and show cross-sectional views of a unit pixel portion. In this embodiment, a self-aligned silicide process is applied while preventing deterioration of the gate oxide film with a minimum process change in the CMOS image sensor manufacturing method previously filed by the applicant (Application No. 98-6687).
먼저, 도3a에 도시된 바와 같이, 약 15 내지 25 OMEGA ㎝의 비저항을 갖는 P-에피층(12)을 구비한 실리콘기판(11)상에 약 50 내지 100 KeV 범위의 에너지 및 7E12 내지 9E12 범위의 도즈 조건으로 B(붕소) 원자를 이온 주입하여 P-웰(13)을형성한 다음, 공지의 방법으로 소자분리산화막(14)을 형성하고, 게이트산화막(15), 도핑된 폴리실리콘막(16), 절연막(17)을 순차적으로 형성한다. 이때, 상기 절연막(17)은 질화막 또는 질화산화막을 사용할 수 있으며, 그 형성 두께는 약 2000 내지 4000Å으로 한다. 또한 본 실시예에서 도핑된 폴리실리콘막(16)을 게이트전극 물질로서 사용하였는데, 이 위에 전이금속실리사이드막을 적용할 수 있다.First, as shown in FIG. 3A, the energy in the range of about 50 to 100 KeV and the range of 7E12 to 9E12 on the silicon substrate 11 having the P-epi layer 12 having a resistivity of about 15 to 25 OMEGA cm. The P-well 13 is formed by ion implantation of B (boron) atoms under a dosing condition of, and the device isolation oxide film 14 is formed by a known method, and the gate oxide film 15 and the doped polysilicon film ( 16), the insulating film 17 is formed sequentially. In this case, the insulating film 17 may be a nitride film or a nitride oxide film, and the thickness thereof is about 2000 to 4000 kPa. In this embodiment, the doped polysilicon film 16 was used as the gate electrode material, and a transition metal silicide film could be applied thereon.
그 다음에, 도3b에 도시된 바와 같이, 상기 절연막(17) 상부에 게이트전극 형성용 포토레지스트패턴(18)을 형성한 다음, 비등방성 식각법으로 노출된 절연막(17)을 식각하여 절연막패턴(19)을 형성한다.3B, a photoresist pattern 18 for forming a gate electrode is formed on the insulating film 17, and then the insulating film 17 exposed by anisotropic etching is etched to form an insulating film pattern. (19) is formed.
그 다음에, 도3c에 도시된 바와 같이, 베리드포토다이오드의 N-도핑영역을 위하여, 상기 절연막패턴(19)에 자기정렬된 포토레지스트패턴(20)을 형성한 다음, 상기 포토레지스트패턴(18, 20)과 상기 절연막패턴(19)을 이온주입마스크로 사용하여 150 내지 300 KeV 범위의 에너지 및 1E12 내지 3E12 범위의 도즈 조건으로 P(인) 원자를 이온 주입함으로써 N-도핑영역(18)을 형성한다.Next, as shown in FIG. 3C, a self-aligned photoresist pattern 20 is formed on the insulating film pattern 19 for the N − doped region of the buried photodiode, and then the photoresist pattern ( 18, 20 and N - doped region 18 by ion implanting P (phosphorus) atoms under an energy range of 150 to 300 KeV and a dose condition of 1E12 to 3E12 using the insulating film pattern 19 as an ion implantation mask. To form.
그 다음에, 도3d에 도시된 바와 같이, 포토레지스트패턴(20, 18)을 제거한 다음, 상기 절연막패턴(19)을 식각마스크로 사용하여 상기 폴리실리콘막(16)을 비등방성 식각함으로써, 게이트전극(22)을 형성한다. 이때 상기 게이트전극(22)은 약 1㎛ 이상의 채널 크기를 갖는 트랜스퍼게이트(TX) 및 리셋게이트(RX), 약 0.5㎛ 이하의 채널 크기를 갖는 드라이브게이트(MD) 및 선택게이트(SX)로 이루어진다.Next, as shown in FIG. 3D, the photoresist patterns 20 and 18 are removed, and then the polysilicon film 16 is anisotropically etched using the insulating film pattern 19 as an etching mask, thereby performing a gate The electrode 22 is formed. In this case, the gate electrode 22 may include a transfer gate T X and a reset gate R X having a channel size of about 1 μm or more, a drive gate MD and a selection gate S X having a channel size of about 0.5 μm or less. )
그 다음에, 도3e에 도시된 바와 같이, 다시 포토레지스트패턴(23)을 형성한 다음, 약 20 내지 40 KeV 범위의 에너지 및 1E13 내지 3E13 범위의 도즈 조건으로 BF2를 이온주입하여 P0도핑영역(24)을 형성한다. 이때, 베리드포토다이오드(BPD)는 동작시 Po도핑영역(24)과 P-에피층(12)이 전기적으로 충분히 연결될 수 있는 통로가 제공되어, 5V 이하의 저전압에서 Po도핑영역(24)과 P-에피층(12)이 서로 등전위를 갖게되도록 하므로써 N-도핑영역(21)이 약 1.2V ~ 2.8V에서 완전 공핍이 가능하도록 하여야 하는바, 이는 포토레지스트패턴(20)과 포토레지스트패턴(23)의 오픈 크기를 조절하는 것에 의해 가능하다. 이러한 기술적 내용은 본 출원인에 의해 기출원된바(출원번호: 98-6687) 있으므로, 여기서 구체적인 설명은 생략토록 하겠다.Then, as shown in FIG. 3E, the photoresist pattern 23 is again formed, and then BF 2 is ion implanted with an energy in the range of about 20 to 40 KeV and a dosing condition in the range of 1E13 to 3E13 to do P 0 doping. Area 24 is formed. At this point, buried photodiodes (BPD) is a passage through which during operation o P doped region 24 and the P- epitaxial layer 12 is enough to be electrically connected is provided, at a low voltage of less than 5V P o doped region (24 ) And the P-epitaxial layer 12 should have an equipotential with each other so that the N - doped region 21 can be completely depleted at about 1.2V to 2.8V, which is the photoresist pattern 20 and the photoresist. It is possible by adjusting the open size of the pattern 23. Since the technical content is already filed by the present applicant (application number: 98-6687), a detailed description thereof will be omitted here.
이어서, 도3f에 도시된 바와 같이, 상기 포토레지스트패턴(23)을 제거한 다음, P-웰(13) 영역이 오픈되는 포토레지스트패턴(25)을 형성하고, 약 20 내지 60 KeV 범위의 에너지 및 1E13 내지 5E13 범위의 도즈 조건으로 P(인) 원자를 이온 주입하여 N-LDD영역(26)을 형성한다.Next, as shown in FIG. 3F, the photoresist pattern 23 is removed, and then a photoresist pattern 25 is formed in which the P-well 13 region is opened, and an energy in the range of about 20 to 60 KeV and N - LDD region 26 is formed by ion implantation of P (phosphorus) atoms under a dose condition in the range of 1E13 to 5E13.
그 다음에, 도3g에 도시된 바와 같이, 상기 포토레지스트패턴(25)을 제거한 다음, 전체 구조의 상부에 저압화학기상증착(LPCVD) 방법으로 약 2000 내지 2500Å의 TEOS 산화막(27)을 형성하고, 상기 소자분리산화막(14) 및 포토다이오드 부위(21, 24)를 덮는 포토레지스트패턴(28)을 형성한다. 이때,포토레지스트패턴(28)이 트랜스퍼게이트(TX)의 게이트전극(22)의 일측을 포함하도록 정렬시킨다.Next, as shown in FIG. 3G, the photoresist pattern 25 was removed, and then a TEOS oxide film 27 of about 2000 to 2500 mV was formed on the top of the entire structure by low pressure chemical vapor deposition (LPCVD). A photoresist pattern 28 is formed to cover the device isolation oxide layer 14 and the photodiode portions 21 and 24. At this time, the photoresist pattern 28 is aligned to include one side of the gate electrode 22 of the transfer gate T X.
그 다음에, 도3h에 도시된 바와 같이, 상기 포토레지스트패턴(28)을 식각마스크로 사용하여 비등방성 플라즈마 식각을 함으로써, 절연막패턴(19)의 측벽에 TEOS 산화막 스페이서(29)를 형성한 다음, 약 60 내지 90 KeV 범위의 에너지 및 1E15 내지 9E15 범위의 도즈 조건으로 As(비소)원자를 이온주입함으로써, 소오스/드레인 전극의 역할을 하는 N+영역(30)을 형성한다.Next, as shown in FIG. 3H, by anisotropic plasma etching using the photoresist pattern 28 as an etching mask, the TEOS oxide spacer 29 is formed on the sidewall of the insulating film pattern 19. , By implanting As (arsenic) atoms with energy in the range of about 60 to 90 KeV and dose conditions in the range of 1E15 to 9E15, thereby forming an N + region 30 serving as a source / drain electrode.
마지막으로, 도3i에 도시된 바와 같이, 포토레지스트패턴(28)을 제거하고 노출된 절연막패턴(19)을 인산 용액을 사용하여 습식 식각법으로 제거한 다음, 노출된 게이트전극(22) 및 N+영역(30)에만 TiSi2(31)를 형성한다. 이때, TiSi2(31)는 다음과 같은 방법을 사용한다. 즉, 전체 구조의 상부에 약 300 내지 500Å의 Ti막을 증착하고, 약 700 내지 750℃의 1차 급속 열처리를 실시하여 폴리실리콘막으로 구성된 게이트전극(22) 및 에피층으로 구성된 N+영역(30)의 실리콘 성분과 Ti가 반응하여 실리사이드가 되도록 하고, 산화막스페이서(29) 및 TEOS산화막(27) 상부의 미반응 Ti막을 NH4OH가 포함된 화학용액으로 제거하고, 약 820 내지 870℃의 2차 급속 열처리를 실시하여 노출된 게이트전극(22) 및 N+영역(30)에만 Ti2Si(31)를 형성한다.Finally, as shown in FIG. 3I, the photoresist pattern 28 is removed, and the exposed insulating film pattern 19 is removed by wet etching using a phosphoric acid solution, and then the exposed gate electrode 22 and N + are removed. TiSi 2 31 is formed only in the region 30. At this time, TiSi 2 (31) uses the following method. That is, a Ti film having a thickness of about 300 to 500 kPa is deposited on the upper portion of the entire structure, and a first rapid heat treatment at about 700 to 750 ° C. is performed to form a gate electrode 22 made of a polysilicon film and an N + region 30 made of an epi layer. Ti component reacts with Ti to form a silicide, and removes the unreacted Ti film on the oxide spacer spacer 29 and the TEOS oxide layer 27 with a chemical solution containing NH 4 OH, and then removes 2 at about 820 to 870 ° C. The rapid heat treatment is performed to form Ti 2 Si 31 only in the exposed gate electrode 22 and the N + region 30.
이상에서 살펴본 바와 같이, 본 실시예에 따른 CMOS 이미지센서 제조방법은, 게이트전극 상에 절연막을 형성하고, 베리드포토다이오드 이온주입을 실시하는 한편, 본 출원인에 의해 출원된바 있는(출원번호: 98-6687) CMOS 이미지센서 제조방법을 최소한으로 변형시켜 이루어지므로, 제안된바 있는 CMOS 이미지센서의 장점을 그대로 가지면서 게이트전극과 게이트산화막의 열화를 방지하는 효과가 있다. 또한, 베리드 포토다이오드를 제외한 모든 확산영역에 자기정렬방식으로 실리사이드막을 형성하여, 상호 연관된 더블 샘플링(CDS : Correlated Double Sampling)) 방식으로 광전하에 대응하는 전기적신호를 검출하는 방식을 채택하고 있는 CMOS 이미지센서의 동작속도를 크게 개선할 수 있다.As described above, the CMOS image sensor manufacturing method according to the present embodiment, while forming an insulating film on the gate electrode, performing the buried photodiode ion implantation, and has been filed by the applicant (application number: 98-6687) Since the manufacturing method of the CMOS image sensor is minimized, the advantages of the proposed CMOS image sensor can be retained while preventing the deterioration of the gate electrode and the gate oxide film. In addition, CMOS forms a silicide film in all diffusion regions except buried photodiodes by using a self-aligned method and detects electrical signals corresponding to photocharges by correlated double sampling (CDS). The operation speed of the image sensor can be greatly improved.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명은 베리드 포토다이오드의 광감지 능력을 저하시키지 않으면서 게이트전극과 게이트산화막의 열화를 방지할 수 있다.The present invention can prevent deterioration of the gate electrode and the gate oxide film without lowering the light sensing capability of the buried photodiode.
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