KR100346731B1 - Multilayer ceramic capacitor and method for fabricating the same - Google Patents
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Abstract
다층 세라믹 커패시터 및 그 제조 방법에 관한 개시되어 있다. 본 발명은 기판과 상기 기판 상에 형성되어 있되, 적어도 1회 이상 교대로 적층되어 있으며, 각각의 중심이 소정의 거리만큼 쉬프트된 제1 및 제2 내부 전극, 상기 제1 및 제2 내부 전극 사이에 채워진 세라믹 절연층, 상기 제1 및 제2 내부 전극과 상기 세라믹 절연층으로 이루어진 적층물의 일측에 구비되어 있되, 상기 제1 내부 전극 및 상기 세라믹 절연층과 접촉된 제1 외부 전극 및 상기 제1 및 제2 내부 전극과 상기 세라믹 절연층으로 이루어진 적층물의 일측에 구비되어 있되, 상기 제2 내부 전극 및 상기 세라믹 절연층과 접촉된 제2 외부 전극으로 구성된 커패시터가 상기 기판 상에 적어도 2개 이상 형성되어 있는 것을 특징으로 하는 세라믹 커패시터 및 그 제조 방법을 제공한다.A multilayer ceramic capacitor and a method of manufacturing the same are disclosed. The present invention is formed between a substrate and the first and second internal electrodes, which are alternately stacked at least one or more times, each of which has a center shifted by a predetermined distance, between the first and second internal electrodes. A ceramic insulating layer filled in the first insulating electrode, wherein the first and second internal electrodes and the ceramic insulating layer are provided on one side of the laminate, wherein the first external electrode and the first external electrode and the first insulating electrode are in contact with the ceramic insulating layer. And at least two capacitors formed on one side of the stack including a second internal electrode and the ceramic insulating layer, the capacitor including the second internal electrode and a second external electrode in contact with the ceramic insulating layer. A ceramic capacitor and a method of manufacturing the same are provided.
Description
본 발명은 세라믹 커패시터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 다양한 정전용량을 갖는 커패시터가 동일 기판 상에 형성된 다층 세라믹 커패시터 및 그 제조 방법에 관한 것이다.The present invention relates to a ceramic capacitor and a method of manufacturing the same, and more particularly, to a multilayer ceramic capacitor and a method of manufacturing the capacitor having various capacitances formed on the same substrate.
세라믹 커패시터는 소자가 소형화되고 다기능화 되면서 그 활용 범위가 점점 넓어지고 있고, 커패시터 자체도 점차 소형화되고 있다. 그럼에도 불구하고, 커패시터의 정전 용량은 적어도 동일하거나 더 큰 값이 요구되므로, 커패시터에 사용되는 유전막도 보다 큰 유전율을 갖는 유전 물질의 사용이 요구되고, 누설전류를 방지하면서 커패시터 자체도 박막화할 것이 요구된다.Ceramic capacitors are becoming smaller and smaller and more versatile, and the capacitors are becoming smaller. Nevertheless, since the capacitance of the capacitor is required to be at least the same or larger value, the dielectric film used for the capacitor is also required to use a dielectric material having a higher permittivity, and the capacitor itself is required to be thinned while preventing leakage current. do.
종래 기술에 의한 다층 세라믹 커패시터는 일반적으로 닥터 블레이드(Doctor Blade) 방법으로 형성된다.The multilayer ceramic capacitor according to the prior art is generally formed by a doctor blade method.
예컨대, 도 1을 참조하면, 세라믹층(6)이 순차적으로 반복해서 원하는 두께로 형성되어 있고, 세라믹층(6) 사이사이에 내부 전극(4)이 서로 엇갈리게 구비되어 있다. 내부전극(4) 및 세라믹층(6)으로 이루어진 적층물의 측벽에 내부 전극(4)과 연결되도록 외부 전극(8)이 형성되는 형태로 다층 세라믹 커패시터가 형성되어 있다.For example, referring to FIG. 1, the ceramic layers 6 are sequentially formed in a desired thickness, and the internal electrodes 4 are alternately provided between the ceramic layers 6. The multilayer ceramic capacitor is formed in such a manner that the external electrode 8 is formed on the sidewall of the stack composed of the internal electrode 4 and the ceramic layer 6 so as to be connected to the internal electrode 4.
이러한 종래 기술에 의한 다층 세라믹 커패시터는 세라믹층(6)이 10㎛ 이상의 두께로 형성된다. 따라서, 다층화된 세라믹 커패시터의 부피를 감소시키는데 한계가 있다.In the multilayer ceramic capacitor according to the related art, the ceramic layer 6 is formed to a thickness of 10 μm or more. Therefore, there is a limit in reducing the volume of the multilayered ceramic capacitor.
또한, 세라믹층(6)은 세라믹 분말(Powder)을 합성한 다음, 열처리하여 형성되고, 상기 열처리는 1100℃ 이상의 고온으로 실시되며, 이러한 열처리는 세라믹층(6)이 형성될 때마다 실시되므로, 이미 형성된 내부 전극이 있는 경우, 그 내부 전극도 함께 열처리된다. 따라서, 내부 전극(4)으로 사용될 물질은 상기 고온 열처리에 그 성질이 변화되지 않는 물질이 바람직하므로, 내부 전극(4)으로 사용할 물질의 선정 폭이 좁아진다.In addition, the ceramic layer 6 is formed by synthesizing a ceramic powder (Powder), and then heat treatment, the heat treatment is carried out at a high temperature of 1100 ℃ or more, and this heat treatment is performed every time the ceramic layer 6 is formed, If there is already formed inner electrode, the inner electrode is also heat treated together. Therefore, the material to be used as the internal electrode 4 is preferably a material whose properties do not change during the high temperature heat treatment, so that the selection width of the material to be used as the internal electrode 4 is narrowed.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해결하기 위한 것으로써, 전체적으로 박막화 되어 있으며, 세라믹층을 유전막으로 사용하면서도 전극 재질로 사용할 수 있는 물질의 선정 폭을 넓게 한 다층 세라믹 커패시터를 제공함에 있다.The technical problem to be solved by the present invention is to solve the problems of the prior art described above, which is entirely thin and multi-layer ceramic capacitor that has a wide selection range of materials that can be used as electrode materials while using a ceramic layer as a dielectric film. In providing.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 다층 세라믹 커패시터의 제조 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing the multilayer ceramic capacitor.
도 1은 종래 기술에 의한 다층 세라믹 커패시터 단면도이다.1 is a cross-sectional view of a multilayer ceramic capacitor according to the prior art.
도 2는 본 발명의 실시예에 의한 다층 세라믹 커패시터가 형성된 기판의 평면도이다.2 is a plan view of a substrate on which a multilayer ceramic capacitor according to an embodiment of the present invention is formed.
도 3은 본 발명의 실시예에 의한 다층 세라믹 커패시터의 단면도로써, 도 2에 도시한 기판의 일부를 3-3'방향으로 절개한 단면도이다.3 is a cross-sectional view of a multilayer ceramic capacitor according to an exemplary embodiment of the present invention, in which a portion of the substrate illustrated in FIG. 2 is cut in the 3-3 'direction.
도 4 내지 도 11은 본 발명의 실시예에 의한 다층 세라믹 커패시터의 제조 방법을 단계별로 나타낸 단면도들이다.4 to 11 are cross-sectional views illustrating a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10 : 기판 12 : 버퍼층10 substrate 12 buffer layer
12a, 12b:제1 및 제2 버퍼층12a, 12b: first and second buffer layers
14a, 18a, 22a, 26a:제1 내지 제4 도전층 패턴14a, 18a, 22a, 26a: first to fourth conductive layer patterns
16, 20, 24, 28:제1 내지 제4 세라믹 절연층16, 20, 24, 28: first to fourth ceramic insulating layer
32:커패시터 적층물32: Capacitor Stack
34a, 34b, 34c:제1 내지 제3 커패시터 적층물34a, 34b, 34c: first to third capacitor stacks
36:세라믹 절연층 38:트렌치36: ceramic insulating layer 38: trench
40:도전성 플러그 40a, 40b:제1 및 제2 외부 전극40: conductive plug 40a, 40b: first and second external electrodes
42, 44, 46:제1 내지 제3 커패시터42, 44, 46: first to third capacitor
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판과 상기 기판 상에 형성되어 있되, 적어도 1회 이상 교대로 적층되어 있으며, 각각의 중심이 소정의 거리만큼 쉬프트된 제1 및 제2 내부 전극; 상기 제1 및 제2 내부 전극 사이에 채워진세라믹 절연층; 상기 제1 및 제2 내부 전극과 상기 세라믹 절연층으로 이루어진 적층물의 일측에 구비되어 있되, 상기 제1 내부 전극 및 상기 세라믹 절연층과 접촉된 제1 외부 전극; 및 상기 제1 및 제2 내부 전극과 상기 세라믹 절연층으로 이루어진 적층물의 일측에 구비되어 있되, 상기 제2 내부 전극 및 상기 세라믹 절연층과 접촉된 제2 외부 전극으로 구성된 커패시터가 상기 기판 상에 적어도 2개 이상 형성되어 있는 것을 특징으로 하는 다층 세라믹 커패시터를 제공한다.In order to achieve the above technical problem, the present invention is formed on the substrate and the substrate, the first and second internal electrodes which are alternately stacked at least once, each center shifted by a predetermined distance; A ceramic insulating layer filled between the first and second internal electrodes; A first external electrode provided on one side of the stack including the first and second internal electrodes and the ceramic insulating layer, the first external electrode being in contact with the first internal electrode and the ceramic insulating layer; And a capacitor formed on one side of the stack including the first and second internal electrodes and the ceramic insulating layer, wherein a capacitor including the second internal electrode and the second external electrode in contact with the ceramic insulating layer is formed on the substrate. Provided is a multilayer ceramic capacitor, characterized in that two or more are formed.
상기 기판과 상기 기판 상에 형성된 적층물 사이에 버퍼층이 존재하고, 상기 버퍼층은 순차적으로 형성된 제1 및 제2 버퍼층으로 구성되어 있다.A buffer layer is present between the substrate and the stack formed on the substrate, and the buffer layer is composed of first and second buffer layers sequentially formed.
상기 기판 상에 형성된 적어도 2개 이상의 커패시터는 각각 정전용량이 서로 다른 것이다.At least two or more capacitors formed on the substrate have different capacitances.
상기 세라믹 절연층은 저온 공정으로 형성된 것이다.The ceramic insulating layer is formed by a low temperature process.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 제1 내부 전극을 형성하는 제1 단계와 상기 기판 상에 상기 제1 내부 전극을 덮는 제1 세라믹 절연층을 형성하는 제2단계와 상기 제1 세라믹 절연층 상의 상기 제1 내부 전극에 대응하는 위치에 제2 내부 전극을 형성하되, 상기 제1 및 제2 내부 전극의 중심이 쉬프트 되게 형성하는 제3 단계와 상기 제1 세라믹 절연층 상에 상기 제2 내부 전극을 덮는 제2 세라믹 절연층을 형성하는 제4 단계와 상기 제1 및 제2 세라믹 절연층에 상기 트렌치를 형성하되, 상기 트렌치의 일면에 상기 제1 내부 전극이 노출되고, 상기 일면에 대향하는 다른 면에 제2 내부 전극이 노출되도록 형성하는 제5 단계 및 상기 트렌치의 일면 및 다른 면에 각각 제1 및 제2 외부 전극을 형성하는제6 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층 세라믹 커패시터 제조방법을 제공한다.In order to achieve the above technical problem, the present invention provides a first step of forming a first internal electrode on a substrate and a second step of forming a first ceramic insulating layer covering the first internal electrode on the substrate. Forming a second internal electrode at a position corresponding to the first internal electrode on the first ceramic insulating layer, wherein the centers of the first and second internal electrodes are shifted and on the first ceramic insulating layer; Forming a second ceramic insulating layer covering the second internal electrode in the trench and forming the trench in the first and second ceramic insulating layers, wherein the first internal electrode is exposed on one surface of the trench; And a fifth step of forming a second internal electrode to be exposed on the other surface opposite to the one surface and a sixth step of forming first and second external electrodes on one side and the other side of the trench, respectively. A multilayer ceramic capacitor manufacturing method of a semiconductor device is provided.
이 과정에서, 상기 제1 단계는 상기 기판 상에 버퍼층을 형성하는 단계와 상기 버퍼층 상에 상기 제1 내부 전극을 형성하는 단계를 더 포함한다. 이때, 상기 버퍼층은 제1 및 제2 버퍼층을 순차적으로 형성하여 형성한다.In this process, the first step further includes forming a buffer layer on the substrate and forming the first internal electrode on the buffer layer. In this case, the buffer layer is formed by sequentially forming the first and second buffer layers.
상기 제1 및 제2 세라믹 절연층 중에서 적어도 어느 하나는 PZT층, BaTiO3층, SrTiO3층 또는 BaSrTiO3층으로 형성한다.Least one of the first and second ceramic insulating layer is formed in the PZT layer, BaTiO 3 layer, SrTiO 3 layer or a layer BaSrTiO 3.
상기 제1 및 제2 세라믹 절연층 중 적어도 어느 하나는 스핀코팅방식으로 형성하되, 500℃ 내지 900℃에서 형성한다.At least one of the first and second ceramic insulating layers is formed by spin coating, and is formed at 500 ° C to 900 ° C.
상기 제5 단계를 실시하기 전에 제1 내지 제4 단계를 반복하여 커패시터를 다층화 한다. 이때, 상기 제1 및 제2 내부 전극과 상기 제1 및 제2 세라믹 절연층이 형성된 기판을 새로운 기판으로 사용한다.Before performing the fifth step, the first to fourth steps are repeated to multilayer the capacitors. In this case, a substrate on which the first and second internal electrodes and the first and second ceramic insulating layers are formed is used as a new substrate.
상기 기판 상에 상기 제1 내지 제6 단계로 이루어지는 커패시터를 적어도 2개 이상 동시에 형성하되, 서로 다른 정전 용량을 갖도록 형성하고 상기 제5 단계를 실시하기 전에 상기 새로운 기판을 상기 기판으로 사용하여 상기 제1 내지 제4 단계를 반복한다.At least two capacitors consisting of the first to sixth steps are simultaneously formed on the substrate, but have different capacitances, and the new substrate is used as the substrate before the fifth step. Repeat steps 1 through 4.
이와 같이, 본 발명에 의한 다층 세라믹 커패시터 및 그 제조 방법은 스핀코팅방식을 이용하여 세라믹 절연층을 형성하므로 종래에 비해 훨씬 얇게 형성할 수 있어 커패시터의 전체 두께를 박막화 할 수 있다. 또한, 상기 세라믹 절연층이 종래보다 훨씬 낮은 저온에서 형성되므로, 내부 전극으로 사용할 물질의 선정 폭을 넓일 수 있다. 곧, 종래 보다 다양화된 물질을 내부전극으로 사용할 수 있다.As described above, the multilayer ceramic capacitor and the method of manufacturing the same according to the present invention form a ceramic insulating layer by using a spin coating method, which can be formed much thinner than the related art, and thus the overall thickness of the capacitor can be thinned. In addition, since the ceramic insulating layer is formed at a much lower temperature than the conventional one, the selection width of the material to be used as the internal electrode can be widened. That is, a material more diversified than the conventional one can be used as the internal electrode.
이하, 본 발명의 실시예에 의한 다층 세라믹 커패시터 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.Hereinafter, a multilayer ceramic capacitor and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. In this process, the thicknesses of layers or regions illustrated in the drawings are exaggerated for clarity.
먼저, 구조적인 측면에서 다층 세라믹 커패시터를 설명한다.First, a multilayer ceramic capacitor will be described in terms of structure.
도 2를 참조하면, 참조부호 10은 기판, 특히 실리콘 기판을 나타낸다. 기판(10) 상에 서로 다른 커패시턴스를 갖는 제1 내지 제3 커패시터(42, 44, 46)가 소정 간격으로 이격된 상태로 형성되어 있다. 제1 내지 제3 커패시터(42, 44, 46)는 다층 세라믹 커패시터이다. 기판(10) 상에는 제1 내지 제3 커패시터(42, 44, 46)만 도시되어 있으나, 이는 도시를 간단화하기 위한 것이며, 본 발명의 사상을 제한하고자 하는 것은 아니다. 다시 말하면, 기판(10) 상에는 제1 내지 제3 커패시터(42, 44, 46) 외에 이들 커패시터와 커패시턴스가 다른 더 많은, 소정 간격으로 이격된 커패시터가 더 존재한다. 따라서, 기판(10) 상에 형성된 상기 커패시터들을 커팅하여 그들 중 몇 개를 선택적으로 연결하는 방법으로 원하는 커패시턴스를 갖는 다양한 다층 세라믹 커패시터를 구현할 수 있다.2, reference numeral 10 denotes a substrate, in particular a silicon substrate. The first to third capacitors 42, 44, and 46 having different capacitances are formed on the substrate 10 at a predetermined interval. The first to third capacitors 42, 44, and 46 are multilayer ceramic capacitors. Although only the first to third capacitors 42, 44, 46 are shown on the substrate 10, this is for simplicity of illustration and is not intended to limit the spirit of the present invention. In other words, there are further capacitors spaced at predetermined intervals on the substrate 10 in addition to the first to third capacitors 42, 44, and 46, which have different capacitances from those capacitors. Therefore, various multilayer ceramic capacitors having desired capacitances can be implemented by cutting the capacitors formed on the substrate 10 and selectively connecting some of them.
한편, 제1 내지 제3 커패시터(42, 44, 46)는 각각 서로 다른 커패시턴스를 갖는 단일 커패시터일 수도 있지만, 각 커패시터가 서로 다른 커패시턴스를 갖는 복수개의 커패시터로 구성된 것일 수도 있다.Meanwhile, the first to third capacitors 42, 44, and 46 may be single capacitors having different capacitances, but each capacitor may be configured of a plurality of capacitors having different capacitances.
도 3은 도 2에서 제1 내지 제3 커패시터(42, 44, 46)가 형성된 기판(10)의일부 영역을 3-3'방향으로 절개한 단면도로써, 이를 참조하여 제1 내지 제3 커패시터(42, 44, 46)의 단면 구성에 대해 설명한다.3 is a cross-sectional view of a portion of the substrate 10 in which the first to third capacitors 42, 44, and 46 are formed in FIG. 2 in a 3-3 ′ direction, and the first to third capacitors ( The cross-sectional structure of 42, 44, and 46 will be described.
아래의 설명은 제1 내지 제3 커패시터(42, 44, 46) 중에서 선택된 어느 하나, 예컨대 제3 커패시터(42)를 중심으로 설명한다. 따라서, 아래의 설명은 기판(10) 상에 형성된 상기 복수개의 어느 커패시터에도 적용될 수 있는 것이다.The following description focuses on any one selected from the first to third capacitors 42, 44, and 46, for example, the third capacitor 42. Accordingly, the following description can be applied to any of the plurality of capacitors formed on the substrate 10.
구체적으로, 기판(10) 상에 버퍼층(12)이 형성되어 있다. 기판(10)은 실리콘 기판이 바람직하다. 버퍼층(12)은 기판(10) 상에 커패시터 적층물을 보다 효과적으로 형성하기 위한 물질층이다. 버퍼층(12)은 순차적으로 형성된 제1 및 제2 버퍼층(12a, 12b)으로 구성되어 있다. 제1 및 제2 버퍼층(12a, 12b)은 각각 티타늄 산화막(TiO2) 및 실리콘 산화막(SiO2)이다. 제2 버퍼층(12b) 상에 제3 커패시터 적층물(34c)이 형성되어 있다. 제3 커패시터 적층물(34c)은 제1 내지 제4 도전층 패턴(14a, 18a, 22a, 26a)과 이들 사이를 채우고 이들을 포함하는 세라믹 절연층(36)으로 구성되어 있다. 제1 내지 제4 도전층 패턴(14a, 18a, 22a, 26a)은 내부 전극으로써, 제1 및 제3 도전층 패턴(14a, 22a)은 제1 내부 전극이고, 나머지는 제2 내부 전극이다. 제1 내부 전극에 해당하는 도전층 패턴(14a, 22a) 및 제2 내부 전극에 해당하는 도전층 패턴(18a, 26a)은 그 중심이 소정의 거리만큼 이격되어 있다. 따라서, 제1 내지 제4 도전층 패턴(14a, 18a, 22a, 26a)은 아래에서 위로 주기적으로 어긋난 형태가 된다. 제1 내지 제4 도전층 패턴(14a, 18a, 22a, 26a)은 백금(Pt)층, 이리듐층(Ir), 이리듐 산화막(IrOx), 텅스텐층(W), 니켈층(Ni),구리층(Cu), 루테늄층(Ru) 및 루테늄 산화막(RuOx)으로 이루어진 군중에서 선택된 적어도 어느 하나이다. 도면에서 세라믹 절연층(36)은 연속된 단일층으로 도시되어 있다. 이와 같이 세라믹 절연층(36)은 단일 물질층인 것이 바람직하지만, 복수개의 세라믹 절연층으로 구성된 것일 수도 있다. 세라믹 절연층(36)은 PZT층, BaTiO3층, SrTiO3층 또는 BaSrTiO3층이다. 제1 내지 제4 도전층 패턴(14a, 18a, 22a, 26a) 사이에 형성된 각 세라믹 절연층의 두께는 0.1㎛∼3.0㎛정도이나, 1.0㎛정도가 바람직하다.Specifically, the buffer layer 12 is formed on the substrate 10. The substrate 10 is preferably a silicon substrate. The buffer layer 12 is a material layer for more effectively forming a capacitor stack on the substrate 10. The buffer layer 12 is composed of first and second buffer layers 12a and 12b sequentially formed. The first and second buffer layers 12a and 12b are titanium oxide films TiO 2 and silicon oxide films SiO 2 , respectively. A third capacitor stack 34c is formed on the second buffer layer 12b. The third capacitor stack 34c is composed of the first to fourth conductive layer patterns 14a, 18a, 22a, and 26a, and a ceramic insulating layer 36 that fills and includes the first to fourth conductive layer patterns 14a, 18a, 22a, and 26a. The first to fourth conductive layer patterns 14a, 18a, 22a, and 26a are internal electrodes, and the first and third conductive layer patterns 14a and 22a are first internal electrodes, and the rest are second internal electrodes. The centers of the conductive layer patterns 14a and 22a corresponding to the first internal electrodes and the conductive layer patterns 18a and 26a corresponding to the second internal electrodes are spaced apart by a predetermined distance. Therefore, the first to fourth conductive layer patterns 14a, 18a, 22a, and 26a are periodically shifted from the bottom up. The first to fourth conductive layer patterns 14a, 18a, 22a, and 26a may include a platinum (Pt) layer, an iridium layer (Ir), an iridium oxide film (IrO x ), a tungsten layer (W), a nickel layer (Ni), and copper. At least one selected from the group consisting of a layer Cu, a ruthenium layer Ru, and a ruthenium oxide film RuO x . In the figure, the ceramic insulating layer 36 is shown as a continuous single layer. Thus, the ceramic insulating layer 36 is preferably a single material layer, but may be composed of a plurality of ceramic insulating layers. A ceramic insulating layer 36 is a PZT layer, BaTiO 3 layer, SrTiO 3 layer or a layer BaSrTiO 3. The thickness of each ceramic insulating layer formed between the first to fourth conductive layer patterns 14a, 18a, 22a, and 26a is about 0.1 µm to 3.0 µm, but preferably about 1.0 µm.
계속해서, 제3 커패시터 적층물(34c)의 측벽에 제1 및 제2 외부 전극(40a, 40b)이 형성되어 있다. 제1 외부 전극(40a)은 제1 및 제3 도전층 패턴(14a, 22a)과 연결되어 있고, 제2 외부 전극(40b)은 제2 및 제4 도전층 패턴(18a, 26a)과 연결되어 있다.Subsequently, first and second external electrodes 40a and 40b are formed on sidewalls of the third capacitor stack 34c. The first external electrode 40a is connected to the first and third conductive layer patterns 14a and 22a, and the second external electrode 40b is connected to the second and fourth conductive layer patterns 18a and 26a. have.
한편, 제1 내지 제4 도전층 패턴(14a, 18a, 22a, 26a)은 제1 및 제2 도전층 패턴(14a, 18a)을 기본으로 하고 이들을 1회 반복하여 구성한 것과 동일하다. 따라서, 제2 버퍼층(12b) 상에는 제1 및 제2 도전층 패턴(14a, 18a)이 적어도 1회 이상 반복되어 형성된 복수개의 도전층 패턴들과 이들 사이를 채우고 이들을 포함하는 세라믹 절연층으로 구성되는 커패시터 적층물이 존재할 수 있다.In addition, the 1st-4th conductive layer patterns 14a, 18a, 22a, and 26a are the same as what was comprised based on the 1st and 2nd conductive layer patterns 14a and 18a, and repeated these once. Therefore, the first and second conductive layer patterns 14a and 18a are repeatedly formed at least once on the second buffer layer 12b, and are formed of a ceramic insulating layer filling the gaps therebetween. There may be a capacitor stack.
또, 버퍼층(12)은 선택적일 수 있다. 즉, 버퍼층(12) 상에 형성된 적층물은 버퍼층(12) 없이 기판(10) 상에 존재할 수도 있다.In addition, the buffer layer 12 may be optional. That is, the stack formed on the buffer layer 12 may exist on the substrate 10 without the buffer layer 12.
기판(10) 상에 형성된 제1 내지 제3 커패시터(42, 44, 46)는 각각 정전용량이 동일하거나 서로 다른 것들이다. 따라서, 제1 내지 제3 커패시터(42, 44, 46)를 커팅하고 조합하여 원하는 정전 용량을 갖는 커패시터를 구현할 수 있다.The first to third capacitors 42, 44, and 46 formed on the substrate 10 are the same or different in capacitance. Therefore, the first to third capacitors 42, 44, and 46 may be cut and combined to implement a capacitor having a desired capacitance.
계속해서, 도 3에 도시한 본 발명의 실시예에 의한 다층 세라믹 커패시터의 제조 방법을 설명한다.Subsequently, a manufacturing method of the multilayer ceramic capacitor according to the embodiment of the present invention shown in FIG. 3 will be described.
도4를 참조하면, 기판(10) 상에 버퍼층(12)을 형성한다. 버퍼층(12)은 단층 또는 복층으로 형성한다. 예컨대, 버퍼층(12)을 복층으로 형성하는 경우, 버퍼층(12)은 순차적으로 형성되는 제1 및 제2 버퍼층(12a, 12b)으로 형성할 수 있다. 제1 버퍼층(12a)은 실리콘 산화막(SiO2)으로 형성한다. 제2 버퍼층(12b)은 티타늄 산화막(TiO2)으로 형성하는 것이 바람직하나, 이후 형성되는 전극 및 세라믹 절연층과 부합될 수 있는 것이면, 다른 물질막으로 형성해도 무방하다.Referring to FIG. 4, a buffer layer 12 is formed on a substrate 10. The buffer layer 12 is formed in a single layer or a plurality of layers. For example, when the buffer layer 12 is formed in multiple layers, the buffer layer 12 may be formed of first and second buffer layers 12a and 12b sequentially formed. The first buffer layer 12a is formed of a silicon oxide film SiO 2 . The second buffer layer 12b is preferably formed of a titanium oxide film TiO 2. However , the second buffer layer 12b may be formed of another material film as long as the second buffer layer 12b is compatible with the electrode and the ceramic insulating layer to be formed later.
한편, 버퍼층(12)은 선택적인 것이다. 따라서, 기판(10) 상에 버퍼층(12)을 형성함이 없이 바로 아래 공정을 진행할 수도 있다.On the other hand, the buffer layer 12 is optional. Therefore, the process below may be performed without forming the buffer layer 12 on the substrate 10.
계속해서, 버퍼층(12) 상에 제1 도전층(14)을 형성한다. 제1 도전층(14)은 전극 형성을 위한 물질층으로써 백금층(Pt)으로 형성하는 것이 바람직하나, 도전성이 우수한 다른 물질막으로 형성해도 무방할 뿐만 아니라 복층으로 형성해도 무방하다. 예컨대, 제1 도전층(14)은 이리듐층(Ir), 이리듐 산화막(IrOx), 텅스텐층(W), 니켈층(Ni), 구리층(Cu), 루테늄층(Ru) 및 루테늄 산화막(RuOx)으로 이루어진 군중에서 선택된 적어도 어느 하나로 형성할 수 있다. 제1 도전층(14)이 백금층인 경우, 제1 도전층(14)은 스퍼터링 방식으로 형성하는 것이 바람직하다.Subsequently, the first conductive layer 14 is formed on the buffer layer 12. The first conductive layer 14 is preferably formed of a platinum layer Pt as a material layer for forming an electrode, but may be formed of another material film having excellent conductivity, and may be formed of a multilayer. For example, the first conductive layer 14 includes an iridium layer Ir, an iridium oxide film IrO x , a tungsten layer W, a nickel layer Ni, a copper layer Cu, a ruthenium layer Ru, and a ruthenium oxide film RuO x ) may be formed of at least one selected from the group consisting of. In the case where the first conductive layer 14 is a platinum layer, the first conductive layer 14 is preferably formed by a sputtering method.
계속해서, 제1 도전층(14) 상에 감광막(미도시)을 도포한 다음, 패터닝하여 제1 도전층(14)에서 전극으로 사용되는 부분은 덮고, 나머지 부분은 노출시키는 감광막 패턴(P)을 형성한다. 감광막 패턴(P)은 포토레지스트막 패턴인 것이 바람직하나, 제1 도전층(14)이 내열성 금속층과 같이 내식각성이 있는 물질층인 경우, 하드 마스크일 수도 있다. 감광막 패턴(P)을 식각 마스크로 사용하여 제1 도전층(14)의 전면을 식각한다. 상기 식각은 이방성 건식 식각으로써, 제2 버퍼층(12b)이 노출될 때까지 실시한다. 이후, 감광막 패턴(P)을 제거한다. 상기 식각 결과, 제2 버퍼층(12b) 상에는 도 5에 도시한 바와 같이 제1 도전층 패턴(14a)이 형성된다. 제1 도전층 패턴(14a)은 형성하고자 하는 다층 세라믹 커패시터에 포함된 제1 내부 전극 중 하나이다. 제1 도전층 패턴(14a)이 형성되는 영역에 따라, 제1 도전층 패턴(14a)의 표면적은 서로 달라진다. 즉, 제1 내지 제3 커패시터가 형성되는 영역에 따라 제1 도전층 패턴(14a)의 표면적은 서로 다르게 형성된다.Subsequently, a photoresist film (not shown) is applied onto the first conductive layer 14, and then patterned to cover a portion used as an electrode in the first conductive layer 14, and expose the remaining portion, and then expose the remaining portion. To form. The photoresist layer pattern P is preferably a photoresist layer pattern, but may be a hard mask when the first conductive layer 14 is an etch-resistant material layer such as a heat resistant metal layer. The entire surface of the first conductive layer 14 is etched using the photosensitive film pattern P as an etching mask. The etching is anisotropic dry etching, and is performed until the second buffer layer 12b is exposed. Thereafter, the photoresist pattern P is removed. As a result of the etching, the first conductive layer pattern 14a is formed on the second buffer layer 12b as shown in FIG. 5. The first conductive layer pattern 14a is one of the first internal electrodes included in the multilayer ceramic capacitor to be formed. Depending on the region where the first conductive layer pattern 14a is formed, the surface areas of the first conductive layer pattern 14a are different from each other. That is, the surface area of the first conductive layer pattern 14a is formed differently according to the region where the first to third capacitors are formed.
도 6을 참조하면, 제2 버퍼층(12b) 상에 제1 도전층 패턴(14a)을 덮는 제1 세라믹 절연층(16)을 형성한다. 제1 세라믹 절연층(16)은 고유전율을 갖는 유전막으로 형성하는 것이 바람직하며, 특히 PZT층, BaTiO3층, SrTiO3층 또는 BaSrTiO3층으로 형성하는 것이 더욱 바람직하다. 이때, 제1 세라믹 절연층(16)은 스핀 코팅 방법(Chemical Solution Deposition)을 이용하여 형성하는 것이 바람직하다.Referring to FIG. 6, a first ceramic insulating layer 16 covering the first conductive layer pattern 14a is formed on the second buffer layer 12b. A first ceramic insulating layer 16 is preferably formed of a dielectric having a high dielectric constant, in particular it is more preferable to form a PZT layer, BaTiO 3 layer, SrTiO 3 layer or a layer BaSrTiO 3. In this case, the first ceramic insulating layer 16 is preferably formed using a spin coating method (Chemical Solution Deposition).
구체적으로, 제1 세라믹 절연층(16)은 공정 온도를 500℃ 내지 900℃로 유지한 상태에서 PZT, BaTiO3, SrTiO3또는 BaSrTiO3용액을 회전 기판(10) 상에 공급하여 제2 버퍼층(12b) 상에 제1 도전층 패턴(14a)이 덮이도록 형성한다. 이때, 제1 세라믹 절연층(16)은 커패시터의 박막화를 고려하여 가능한 얇게, 예컨대 1㎛ 정도의 두께로 형성하는 것이 바람직하다. 제1 세라믹 절연층(16)은 커패시터의 정전 용량에 따라 최저 0.1㎛에서 최대 3㎛ 정도의 두께로 형성할 수도 있다.More specifically, the first ceramic insulating layer 16 is a second buffer to supply on the PZT, BaTiO 3, SrTiO 3 or BaSrTiO substrate 10 to rotate the third solution while maintaining the process temperature to 500 ℃ to 900 ℃ ( The first conductive layer pattern 14a is formed on 12b). At this time, the first ceramic insulating layer 16 is preferably formed as thin as possible, for example, having a thickness of about 1 μm in consideration of thinning of the capacitor. The first ceramic insulating layer 16 may be formed to have a thickness of about 0.1 μm to about 3 μm, depending on the capacitance of the capacitor.
보다 구체적으로 설명하면, 먼저 제1 세라믹 절연층(16) 형성에 사용할 화학 용액을 회전하고 있는 제2 버퍼층(12b) 상의 중심에 공급한다. 이때, 기판(10)의 회전 속도는 500 ~ 3000rpm정도를 유지한다. 제2 버퍼층(12b)의 회전으로, 공급된 화학 용액은 회전 속도에 따라 적정 속도로 제2 버퍼층(12b)의 전면으로 도포된다. 이후, 기판(10)을 정지 상태에서 200℃ ~ 400℃ 온도로 건조하고, 기판(10)이 건조되면, 기판(10)을 급속 열 처리(Rapid Thermal Processing) 방식으로 프리- 히팅한다. 이와 같은 방법을 원하는 두께가 이루어질 때까지 수행한다.More specifically, first, a chemical solution to be used to form the first ceramic insulating layer 16 is supplied to the center on the second buffer layer 12b that is rotating. At this time, the rotation speed of the substrate 10 is maintained about 500 ~ 3000rpm. By rotation of the second buffer layer 12b, the supplied chemical solution is applied to the entire surface of the second buffer layer 12b at an appropriate speed according to the rotation speed. Thereafter, the substrate 10 is dried at a temperature of 200 ° C. to 400 ° C. in a stationary state, and when the substrate 10 is dried, the substrate 10 is pre-heated by a rapid thermal processing method. This method is performed until the desired thickness is achieved.
제1 세라믹 절연층(16)의 스핀 코팅 방법은 종래의 파우더 소결 방법과 대비되는 것으로, 상기한 바와 같이, 제1 세라믹 절연층(16)의 두께를 종래의 약 10㎛ 두께에서 최소 0.1㎛까지 낮출 수 있다. 또한 제1 세라믹 절연층(16)의 공정 온도도 종래의 최종열처리 온도(약 1000℃)보다 낮기 때문에 기 형성된 내부 전극에 어떠한 영향을 주지 않는다. 곧, 내부 전극의 특성이 저하되는 것이 방지된다.The spin coating method of the first ceramic insulating layer 16 is in contrast to the conventional powder sintering method. As described above, the thickness of the first ceramic insulating layer 16 is about 10 μm to the minimum of 0.1 μm. Can be lowered. In addition, since the process temperature of the first ceramic insulating layer 16 is also lower than the conventional final heat treatment temperature (about 1000 ° C.), it does not affect the pre-formed internal electrodes. That is, deterioration of the characteristics of the internal electrodes is prevented.
도 7을 참조하면, 제1 세라믹 절연층(16) 상에 제2 도전층(미도시)을 형성한 다음, 제1 도전층(도 4의 14)을 가공할 때와 동일한 공정으로 패터닝하여 제2 도전층 패턴(18a)을 형성한다. 제2 도전층 패턴(18a)은 백금층 패턴이다. 제2 도전층 패턴(18a)은 형성하고자 하는 다층 세라믹 커패시터에 포함된 제2 내부 전극 중 하나이다. 제1 도전층 패턴(14a)과 마찬가지로 제2 도전층 패턴(18a)이 형성되는 영역에 따라, 제2 도전층 패턴(18a)의 표면적은 서로 달라진다. 제2 도전층 패턴(18a)은 제1 도전층 패턴(14a)과 대응되도록 제1 세라믹 절연층(16) 상에 형성하되, 어느 한쪽(예컨대, 우측)으로 소정 거리만큼 쉬프트 되게 형성한다. 따라서, 제2 도전층 패턴(18a)의 중심과 제1 도전층 패턴(14a)의 중심은 이격되어 있다. 제1 세라믹 절연층(16) 상에 제2 도전층 패턴(18a)을 덮는 제2의 세라믹 절연층(20)을 형성하는데, 제1 세라믹 절연층(16) 형성 방법인 스핀코팅방법으로 형성한다.Referring to FIG. 7, a second conductive layer (not shown) is formed on the first ceramic insulating layer 16, and then patterned by the same process as when the first conductive layer (14 of FIG. 4) is processed. 2 conductive layer pattern 18a is formed. The second conductive layer pattern 18a is a platinum layer pattern. The second conductive layer pattern 18a is one of the second internal electrodes included in the multilayer ceramic capacitor to be formed. Similar to the first conductive layer pattern 14a, the surface areas of the second conductive layer pattern 18a are different from each other depending on the region where the second conductive layer pattern 18a is formed. The second conductive layer pattern 18a is formed on the first ceramic insulating layer 16 so as to correspond to the first conductive layer pattern 14a, and is formed to be shifted by a predetermined distance to either side (for example, the right side). Therefore, the center of the second conductive layer pattern 18a and the center of the first conductive layer pattern 14a are spaced apart from each other. A second ceramic insulating layer 20 is formed on the first ceramic insulating layer 16 to cover the second conductive layer pattern 18a. The second ceramic insulating layer 16 is formed by a spin coating method, which is a method of forming the first ceramic insulating layer 16. .
이와 같이, 각각 제1 및 제2 내부전극으로 사용되는 제1 및 제2 도전층 패턴(14a, 18a)은 원하는 커패시터의 정전용량에 따라 서로 다른 표면적을 갖도록 형성할 수 있다.As such, the first and second conductive layer patterns 14a and 18a used as the first and second internal electrodes may be formed to have different surface areas according to the capacitance of the desired capacitor.
커패시터의 정전 용량은 유전막의 유전율과 전극의 면적에 비례하므로, 본 발명은 기판(10)상에 서로 다른 정전용량을 갖는 복수의 커패시터를 형성할 수 있다.Since the capacitance of the capacitor is proportional to the dielectric constant of the dielectric film and the area of the electrode, the present invention can form a plurality of capacitors having different capacitances on the substrate 10.
계속해서, 제2의 세라믹 절연층(20) 상에 도 4 내지 도 7에 도시한 공정을 단계적으로 원하는 만큼(예컨대, 한번 더) 반복한다. 이 결과, 도 8에 도시한 바와 같이, 제2의 세라믹 절연층(20) 상에 제3 도전층 패턴(22a), 제3의 세라믹 절연층(24), 제4 도전층 패턴(26a) 및 제4의 세라믹 절연층(28)이 순차적으로 형성된다. 제3 및 제4 도전층 패턴(22a, 26a)은 각각 제1 및 제2 내부 전극으로 사용되므로, 각각은 제1 및 제2 도전층 패턴(14a, 18a)을 형성할 때와 동일한 공정을 적용하여 형성하는 것이 바람직하다. 다만, 그 들의 재질이 다른 경우, 에칭 가스나 세정 공정 등 세부 공정의 조건은 달라질 수 있다. 제3 및 제4 세라믹 절연층(24, 28)은 제1 및 제2 세라믹 절연층(24, 28)과 동일한 물질층으로 형성하는 것이 바람직하나, 다른 세라믹 절연층으로 형성할 수도 있다.Subsequently, the process shown in FIGS. 4 to 7 is repeated stepwise on the second ceramic insulating layer 20 as desired (for example, once more). As a result, as shown in FIG. 8, on the second ceramic insulating layer 20, the third conductive layer pattern 22a, the third ceramic insulating layer 24, the fourth conductive layer pattern 26a, and The fourth ceramic insulating layer 28 is formed sequentially. Since the third and fourth conductive layer patterns 22a and 26a are used as the first and second internal electrodes, respectively, the same processes as in forming the first and second conductive layer patterns 14a and 18a are applied. It is preferable to form. However, when their materials are different, detailed process conditions such as an etching gas or a cleaning process may vary. The third and fourth ceramic insulating layers 24 and 28 may be formed of the same material layer as the first and second ceramic insulating layers 24 and 28, but may be formed of another ceramic insulating layer.
한편, 제1 및 제2 도전층 패턴(14a, 18a)과 그 사이에 형성된 제1 세라믹 절연층(16)은 하나의 커패시터(이하, '소 커패시터'라 한다)를 구성하는데, 원하는 커패시터는 짝수개의 상기 소 커패시터가 포함되게 형성하는 것이 바람직하다. 하지만, 필요에 따라 홀수개의 상기 소 커패시터가 포함되게 형성할 수 있다.Meanwhile, the first and second conductive layer patterns 14a and 18a and the first ceramic insulating layer 16 formed therebetween constitute one capacitor (hereinafter, referred to as 'small capacitor'). It is preferable to form two small capacitors. However, if necessary, an odd number of small capacitors may be included.
계속해서 도 8을 참조하면, 제4 세라믹 절연층(28)의 전면에 감광막(미도시)을 도포한 다음, 패터닝하여 제1 내지 제3 커패시터 형성 영역을 한정하는 감광막 패턴(P1)을 형성한다. 감광막 패턴(P1)을 식각마스크로 사용하여 노출되는 세라믹 절연층을 순차적으로 식각한다. 이 식각은 제2 버퍼층(12b)이 노출될 때까지 실시한다. 식각 후, 감광막 패턴(P1)을 제거한다. 이 결과, 제1 내지 제4 도전층 패턴(14a, 18a, 22a, 26a) 및 제1 내지 제4 세라믹 절연층(16, 20, 24, 28)으로 이루어지는 커패시터 적층물(32)은 도 9에 도시한 바와 같이 제1 내지 제3 커패시터 적층물(34a, 34b, 34c)로 패터닝된다. 이때, 제1 내부 전극으로 사용되는 제1 및 제3 도전층 패턴(14a, 12a)은 제1 내지 제3 커패시터 적층물(34a, 34b, 34c)의 측벽의 한 면에, 제2 내부 전극으로 사용되는 제2 및 제4 도전층 패턴(18a, 26a)은 다른 면에 각각 노출되도록 패터닝한다. 후속 공정에서 제1 내지 제3 커패시터 적층물(34a, 34b, 34c)은 각각 제1 내지 제3 커패시터로 형성된다. 제1 내지 제3 커패시터 적층물(34a, 34b, 34c)을 형성하기 위한 상기 식각 공정에서 제1 내지 제4 세라믹 절연층(16, 20, 24, 28)으로 구성된 세라믹 절연층(36)에 제1 내지 제3 커패시터 적층물(34a, 34b, 34c) 사이에 제2 버퍼층(12b)이 노출되는 트렌치(38)가 형성된다.8, a photoresist film (not shown) is coated on the entire surface of the fourth ceramic insulating layer 28, and then patterned to form a photoresist pattern P1 defining the first to third capacitor formation regions. . The exposed ceramic insulating layer is sequentially etched using the photoresist pattern P1 as an etching mask. This etching is performed until the second buffer layer 12b is exposed. After etching, the photoresist pattern P1 is removed. As a result, the capacitor stack 32 including the first to fourth conductive layer patterns 14a, 18a, 22a, and 26a and the first to fourth ceramic insulating layers 16, 20, 24, and 28 is shown in FIG. As shown, the first to third capacitor stacks 34a, 34b, and 34c are patterned. In this case, the first and third conductive layer patterns 14a and 12a used as the first internal electrode may be formed on one side of the sidewalls of the first to third capacitor stacks 34a, 34b, and 34c as the second internal electrode. The second and fourth conductive layer patterns 18a and 26a used are patterned to be exposed to the other side, respectively. In subsequent processes, the first to third capacitor stacks 34a, 34b, 34c are each formed of first to third capacitors. In the etching process for forming the first to third capacitor stacks 34a, 34b, 34c, the ceramic insulating layer 36 composed of the first to fourth ceramic insulating layers 16, 20, 24, and 28 may be formed. A trench 38 is formed between the first and third capacitor stacks 34a, 34b, and 34c to expose the second buffer layer 12b.
도 10을 참조하면, 세라믹 절연층(36) 상에 트렌치(38)를 채우는 제5 도전층(미도시)을 형성한다. 제5 도전층은 제1 내지 제4 도전층(14a, 18a, 22a, 26a) 중 선택된 어느 하나와 동일한 도전층으로 형성하는 것이 바람직하다. 제5 도전층은 전극 페이스트(Paste) 방법으로 트렌치(38)를 채우면서 형성한다. 페이스트의 트렌치(38) 매립은 실크 프린팅(Silk-printing) 기법을 이용하여 이루어진다. 이렇게 채워진 트렌치(38)는 최종적으로 형성되는 각 커패시터와 리드프레임이 연결되는 솔더링(Soldering)의 접속부 역할을 한다.Referring to FIG. 10, a fifth conductive layer (not shown) filling the trench 38 is formed on the ceramic insulating layer 36. The fifth conductive layer is preferably formed of the same conductive layer as any one selected from the first to fourth conductive layers 14a, 18a, 22a, and 26a. The fifth conductive layer is formed while filling the trench 38 by an electrode paste method. The trench 38 embedding of the paste is made using a silk-printing technique. The trench 38 thus filled serves as a soldering connection to which the capacitor and the lead frame are finally formed.
계속해서, 제5 도전층의 전면을 평탄화한다. 평탄화는 세라믹 절연층(38)이 노출될 때까지 실시한다. 이 결과, 트렌치(38)를 채우는 도전성 플러그(40)가 형성된다. 이 결과물 상에 세라믹 절연층(38)의 전면과 그 둘레의 도전성 플러그(40)의 일부는 덮고, 도전성 플러그(40)의 가운데 영역은 노출시키는 감광막 패턴(P2)을 형성한다. 도전성 플러그(40) 중에서 감광막 패턴(P2)에 의해 덮인 부분은 외부 전극으로 사용된다. 감광막 패턴(P2)을 식각 마스크로 하여 도전성 플러그(40)의 노출된 부분을 식각하되, 제2 버퍼층(12b)이 노출될 때까지 식각한다. 이후, 감광막 패턴(P2)을 제거한다. 이 결과, 도 11에 도시한 바와 같이, 제1 내지 제3 커패시터 적층물(34a, 34b, 34c) 양 측벽에 외부전극(40a, 40b)이 형성된 제1 내지 제3 커패시터(42, 44, 46)가 형성된다. 각 커패시터의 외부 전극(40a, 40b)은 제1 외부 전극(40a)과 제2 외부 전극(40b)으로 구성되어 있는데, 제1 외부 전극(40a)이 제1 내부 전극인 제1 및 제3 도전층 패턴(14a, 22a)과 연결되도록 형성하고, 제2 외부 전극(40b)이 제2 내부 전극인 제2 및 제4 도전층 패턴(18a, 26a)과 연결되도록 형성한다.Then, the whole surface of a 5th conductive layer is planarized. Planarization is performed until the ceramic insulating layer 38 is exposed. As a result, the conductive plug 40 filling the trench 38 is formed. On the resultant product, a photosensitive film pattern P2 is formed to cover the entire surface of the ceramic insulating layer 38 and a portion of the conductive plug 40 around the exposed portion, and to expose the central region of the conductive plug 40. A portion of the conductive plug 40 covered by the photosensitive film pattern P2 is used as an external electrode. The exposed portion of the conductive plug 40 is etched using the photoresist pattern P2 as an etch mask, and is etched until the second buffer layer 12b is exposed. Thereafter, the photoresist pattern P2 is removed. As a result, as illustrated in FIG. 11, the first to third capacitors 42, 44, and 46 having external electrodes 40a and 40b formed on both sidewalls of the first to third capacitor stacks 34a, 34b, and 34c. ) Is formed. The external electrodes 40a and 40b of each capacitor are composed of a first external electrode 40a and a second external electrode 40b, wherein the first external electrode 40a is the first internal electrode and the third conductive electrode. The second external electrode 40b is formed to be connected to the layer patterns 14a and 22a, and the second external electrode 40b is formed to be connected to the second and fourth conductive layer patterns 18a and 26a which are second internal electrodes.
제1 내지 제3 커패시터(42, 44, 46) 별로 내부 전극의 표면적은 다르므로, 각 커패시터는 서로 다른 정전 용량을 갖는 독립적인 커패시터가 된다.Since the surface area of the internal electrode is different for each of the first to third capacitors 42, 44, and 46, each capacitor becomes an independent capacitor having different capacitances.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 기판 상에 형성되는 복수개의 커패시터 중에서 일부는 동일한 정전 용량을 갖도록 형성할 수 있을 것이다. 예컨대, 제1 내지 제3 커패시터에서 제1 및 제3 커패시터를 동일한 정전 용량을 갖도록 형성할 수 있을 것이다. 또, 외부 전극을 형성하는 방법으로, 상기한 방법 외에 제1 내지 제3 커패시터 적층물의 측벽에 제5 도전층을 선택적으로 형성시키는 방법을 이용할 수 있을 것이다. 이와 같은 다양한 가능성 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. For example, one of ordinary skill in the art will be able to form some of the plurality of capacitors formed on the substrate to have the same capacitance. For example, the first and third capacitors may be formed to have the same capacitance in the first to third capacitors. In addition, as a method of forming the external electrode, a method of selectively forming the fifth conductive layer on the sidewalls of the first to third capacitor stacks may be used in addition to the above-described method. Because of these various possibilities, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.
상술한 바와 같이, 본 발명은 첫째, 기판 상에 다양한 정전용량을 갖는 커패시터를 동시에 형성할 수 있으며, 둘째 스핀코팅방법으로 세라믹 절연층을 형성함으로써 세라믹 절연층의 두께를 박막화할 수 있고, 저온 공정이 가능하다. 따라서, 다양한 물질을 전극 재료로 사용할 수 있고, 커패시터의 두께도 박막화할 수 있다. 셋째 세라믹 절연층을 스핀코팅방법을 이용하여 만들기 때문에 물질의 구성 및 두께를 균일하게 형성할 수 있고, 결함(defect) 발생을 최소화할 수 있으며, 전기적 특성을 극대화 할 수 있다.As described above, the present invention can firstly form capacitors having various capacitances on a substrate at the same time, and secondly, by forming a ceramic insulating layer by spin coating, the thickness of the ceramic insulating layer can be reduced, and a low temperature process can be achieved. This is possible. Therefore, various materials can be used as the electrode material, and the thickness of the capacitor can also be thinned. Third, since the ceramic insulating layer is made by using a spin coating method, the composition and thickness of the material can be uniformly formed, the occurrence of defects can be minimized, and the electrical characteristics can be maximized.
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