KR100345682B1 - Comparator for poerating at a high speed - Google Patents

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Abstract

본 발명은 정궤환 구조를 통한 비선형 증폭 및 파이프라인 구조로 구현되어 고속의 비교 동작을 수행하는 비교 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 제어 신호에 응답하여 비교하고자하는 제1 및 제2 입력 신호를 입력받아 저장하기 위한 저장 수단; 반전된 제어 신호인 리셋 신호에 응답하여 상기 저장 수단으로부터 출력되는 신호를 입력받아 제1 증폭하는 제1 증폭 수단; 및 반전된 리셋 신호인 래치 신호에 응답하여 상기 제1 증폭 수단으로부터 출력되는 제1 증폭된 신호를 입력받아 제2 증폭한 후 제1 및 제2 출력 신호를 최종 출력하는 제2 증폭 수단을 포함한다.The present invention is to provide a comparison device that is implemented in a non-linear amplification and pipeline structure through a positive feedback structure to perform a high-speed comparison operation, for which the present invention is to compare in response to a control signal first and second Storage means for receiving and storing an input signal; First amplifying means for receiving a signal output from the storage means and amplifying the first signal in response to a reset signal which is an inverted control signal; And second amplifying means for receiving a first amplified signal output from the first amplifying means, a second amplifying signal, and finally outputting first and second output signals in response to the latch signal, the inverted reset signal. .

Description

고속 동작을 위한 비교 장치{Comparator for poerating at a high speed}Comparator for poerating at a high speed}

본 발명은 입력되는 두 신호의 전압 차를 증폭하여 상기 두 신호에 대한 비교 동작을 수행하는 비교 장치(comparator)에 관한 것으로, 특히 아날로그-디지털 변환기(Analog-digital converter, 이하 ADC라 함) 등에서 사용되는 고속 동작을 위한 비교 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a comparator for amplifying a voltage difference between two input signals and performing a comparison operation on the two signals. In particular, the present invention relates to an analog-digital converter (ADC). The present invention relates to a comparison device for high speed operation.

잘 알려진 바와 같이, ADC는 계측 시스템, MCU(Micro Controller Unit), DSP(Digital Signal Processor), 통신용 칩 등에서 아날로그 외부 세계와 내부의 디지털 세계를 인터페이스하기 위해 필요한 장치로, 이를 위해 아날로그 신호를 디지털 신호로 변환하기 위해 내부에 비교기를 구비한다. 이때, 비교기의 동작 속도가 ADC의 성능에 직접 영향을 미치게 되므로, 고속의 ADC를 구현하기 위해 보다 빠른 동작이 가능한 비교기가 필요하게 된다.As is well known, ADCs are the devices required to interface the analog external world and the internal digital world in measurement systems, microcontroller units (MCUs), digital signal processors (DSPs), and communication chips. It has a comparator inside to convert it to. At this time, since the operation speed of the comparator directly affects the performance of the ADC, a comparator capable of faster operation is required to implement a high speed ADC.

종래의 비교기는 MOS(Metal Oxide Semiconductor)의 낮은 트랜스컨덕턴스(transconductance) 및 소자들 간의 부정합(mismatch) 문제 때문에 BJT(Bipolar Junction Transistor)를 이용하여 주로 구현되었는 데, 이러한 종래의 비교기는 MOS에 비해 전력 소모 및 구현 면적이 커지기 때문에 제조 단가가 높은 문제가 있었다.Conventional comparators are mainly implemented using Bipolar Junction Transistors (BJTs) because of the low transconductance of metal oxide semiconductors (MOS) and mismatches between devices. There is a problem that the manufacturing cost is high because the consumption and implementation area becomes large.

그리고, 종래의 또다른 비교기는 단일 출력(single ended) 구조의 차동 증폭기 또는 완전 차동(fully differential) 구조의 증폭기를 사용하여 구현되거나, 상기 차동 증폭기를 여러개 캐스캐이드(cascade) 연결하여 구현되었는 데, 이러한 종래의 비교기는 MOS의 트랜스컨덕턴스 및 출력 저항에 비례하여 선형 증폭함으로써 주어진 해상도(resolution)가 높은 경우 이득(즉, 증폭율)이 커야 하므로 그에 따라 동작 속도가 느려지는 문제가 있다.In addition, another conventional comparator may be implemented using a single ended differential amplifier or a fully differential amplifier, or by cascading the differential amplifiers. In this conventional comparator, a linear amplification is proportional to the transconductance and the output resistance of the MOS, and thus, when a given resolution is high, a gain (that is, an amplification factor) must be large, thereby causing an operation speed to be slow.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 정궤환 구조를 통한 비선형 증폭 및 파이프라인 구조로 구현되어 고속의 비교 동작을 수행하는 비교 장치를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, the object of the present invention is to implement a non-linear amplification and pipeline structure through the positive feedback structure to provide a comparison device performing a fast comparison operation.

도 1a는 본 발명에 따른 비교기의 일실시 블록도.1A is a block diagram of one embodiment of a comparator in accordance with the present invention;

도 1b는 본 발명에 따른 상기 도 1a의 비교기를 제어하는 제어 신호(SAMPLE)에 대한 일실시 파형도.FIG. 1B is an exemplary waveform diagram of a control signal (SAMPLE) for controlling the comparator of FIG. 1A according to the present invention. FIG.

도 2는 본 발명에 따른 비교기의 제1 증폭부에 대한 일실시 회로도.2 is an exemplary circuit diagram of a first amplifier of a comparator according to the present invention.

도 3은 본 발명에 따른 비교기의 제2 증폭부에 대한 일실시 회로도.3 is an exemplary circuit diagram of a second amplifier of a comparator according to the present invention;

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

200 : 리셋부210 : 제1 궤환부220 : 재2 궤환부200: reset unit 210: first feedback unit 220: second feedback unit

230 : 전위 안정화부240 : 바이어스부230: potential stabilization unit 240: bias unit

250, 260 : 출력부250, 260: output unit

300 : 래치부300: latch portion

상기 목적을 달성하기 위한 본 발명은, 제어 신호에 응답하여 비교하고자하는 제1 및 제2 입력 신호를 입력받아 저장하기 위한 저장 수단; 반전된 제어 신호인 리셋 신호에 응답하여 상기 저장 수단으로부터 출력되는 신호를 입력받아 제1 증폭하는 제1 증폭 수단; 및 반전된 리셋 신호인 래치 신호에 응답하여 상기 제1 증폭 수단으로부터 출력되는 제1 증폭된 신호를 입력받아 제2 증폭한 후 제1 및 제2 출력 신호를 최종 출력하는 제2 증폭 수단을 포함하여 이루어진다.The present invention for achieving the above object, the storage means for receiving and storing the first and second input signal to be compared in response to the control signal; First amplifying means for receiving a signal output from the storage means and amplifying the first signal in response to a reset signal which is an inverted control signal; And second amplifying means for receiving a first amplified signal output from the first amplifying means, second amplifying the second amplifying signal, and finally outputting first and second output signals in response to the latch signal which is an inverted reset signal. Is done.

도 1a는 본 발명에 따른 비교기의 일실시 블록도이고, 도 1b는 본 발명에 따른 상기 도 1a의 비교기를 제어하는 제어 신호(SAMPLE)에 대한 일실시 파형도이다.FIG. 1A is an embodiment block diagram of a comparator according to the present invention, and FIG. 1B is an embodiment waveform diagram of a control signal SAMPLE for controlling the comparator of FIG. 1A according to the present invention.

도 1a 및 도 1b를 참조하면, 본 발명의 비교기는 제어 신호(SAMPLE)에 응답하여 비교하고자하는 2개의 신호(INP, INN)를 입력받아 저장하는 샘플 및 홀드부(100)와, 반전된 제어 신호(SAMPLE)인 리셋 신호(RESET)에 응답하여 상기 샘플 및 홀드부(100)로부터 출력되는 신호(INP1, INN1)를 입력받아 증폭하는 제1 증폭부(120)와, 반전된 리셋 신호(RESET)인 래치 신호(LATCH)에 응답하여 상기 제1 증폭부(120)로부터 출력되는 제1 증폭된 신호(OUTN1, OUTP1)를 입력받아 증폭하여 최종 출력 신호(OUTP, OUTN)를 출력하는 제2 증폭부(140)로 이루어진다.1A and 1B, the comparator of the present invention receives the two signals INP and INN to be compared in response to the control signal SAMPLE and stores the sample and hold unit 100 and the inverted control. A first amplifier 120 for receiving and amplifying signals INP1 and INN1 output from the sample and hold unit 100 in response to a reset signal RESET which is a signal SAMPLE, and an inverted reset signal RESET A second amplification to receive and amplify the first amplified signals OUTN1 and OUTP1 output from the first amplifier 120 in response to the latch signal LATCH. The unit 140 is made.

외부로부터 입력되는 제어 신호(SAMPLE)가 "하이(high)"일 때(도 1b의 A구간), 입력 신호(INP, INN)는 샘플 및 홀드부(100)에 저장되고, 제2 증폭부(140)는 "하이"의 래치 신호(LATCH)에 응답하여 이전에 비교된 값을 최종 출력 신호(OUTP, OUTN)로 내보낸다. 그리고, 이때 제1 증폭부(120)는 "로우"의 리셋 신호(RESET)에 의해 리셋 상태가 된다.When the control signal SAMLE input from the outside is "high" (section A in FIG. 1B), the input signals INP and INN are stored in the sample and hold unit 100, and the second amplifier unit ( 140 outputs the previously compared value as final output signals OUTP and OUTN in response to the latch signal LATCH of "high". At this time, the first amplifier 120 is reset to the reset state by the reset signal RESET of "low".

제어 신호(SAMPLE)가 "로우(low)"일 때(도 1b의 B구간), 샘플 및 홀드부(100)는 입력 신호(INP, INN)를 그대로 유지하고, 제2 증폭부(140)는 "로우"의 래치 신호(LATCH)에 의해 동작을 멈추게 된다. 그리고, 이때 제1 증폭부(120)는 "하이"의 리셋 신호(RESET)에 응답하여 샘플 및 홀드부(100)에 저장된 신호(INP1, INN1)를 입력받아 비교를 위한 증폭 동작을 수행한 후 제어 신호(SAMPLE)가 다시 "하이"가 되어 리셋 신호(RESET)가 "로우"가 될 때 증폭된 신호(OUTN1, OUTP1)를 제2 증폭부(140)로 출력한다.When the control signal SAMPLE is " low " (section B of FIG. 1B), the sample and hold unit 100 retains the input signals INP and INN, and the second amplifier 140 The operation is stopped by the latch signal LATCH of "low". In this case, the first amplifier 120 receives the signals INP1 and INN1 stored in the sample and hold unit 100 in response to the reset signal RESET of “high” and performs an amplification operation for comparison. When the control signal SAMLE is "high" again and the reset signal RESET is "low", the amplified signals OUTN1 and OUTP1 are output to the second amplifier 140.

도 2는 본 발명에 따른 비교기의 제1 증폭부에 대한 일실시 회로도로서, 샘플 및 홀드부(100)로부터 출력되는 신호(INP1, INN1)를 커플링(coupling)시켜 전달하기 위한 커패시터 접속된 NMOS 트랜지스터(N0, N1)와, 전원전압단에 연결되어 상기 커패시터 접속된 NMOS 트랜지스터(N0, N1)로부터 커플링된 입력 신호를 게이트로 각기 입력받는 PMOS 트랜지스터(P0, P1)와, 정확한 비교 동작을 위해 리셋신호(RESET)에 응답하여 증폭부를 리셋 구동하는 리셋부(200)와, 상기 PMOS 트랜지스터(P0)의 드레인 전압에 응답하여 궤환 동작하는 제1 궤환부(210)와, 상기 PMOS 트랜지스터(P1)의 드레인 전압에 응답하여 궤환 동작하는 제2 궤환부(220)와, 상기 제1 및 제2 궤환부(210, 220)에 연결되어 신호의 전위를 안정화시키기 위한 전위 안정화부(230)와, 전원전압단 및 접지전원단 사이에 연결되어 일정한 바이어스 전압을 공급하기 위한 바이어스부(240)와, 상기 PMOS 트랜지스터(P0)의 드레인 전압 및 상기 바이어스 전압에 응답하여 출력 신호(OUTN1, OUTP1)를 구동하기 위한 출력부(250, 260)로 이루어진다.2 is an exemplary circuit diagram of a first amplifier of a comparator according to the present invention, and a capacitor-connected NMOS for coupling and transferring signals INP1 and INN1 output from a sample and hold unit 100. Accurate comparison operation between the transistors N0 and N1 and the PMOS transistors P0 and P1 respectively connected to the power supply voltage terminals and receiving the input signals coupled from the capacitor-connected NMOS transistors N0 and N1 to their gates, respectively, are performed. The reset unit 200 resets and drives the amplifier in response to the reset signal RESET, the first feedback unit 210 for feedback operation in response to the drain voltage of the PMOS transistor P0, and the PMOS transistor P1. A second feedback unit 220 for feedback operation in response to the drain voltage of Equation 8), a potential stabilizer 230 for connecting the first and second feedback units 210 and 220 to stabilize the potential of the signal, Connected between the power supply voltage terminal and the ground power supply terminal A bias unit 240 for supplying a constant bias voltage, and an output unit 250 or 260 for driving output signals OUTN1 and OUTP1 in response to the drain voltage of the PMOS transistor P0 and the bias voltage. .

구체적인 구성을 살펴보면, 도 2에 도시된 바와 같이 리셋부(200)는 PMOS 트랜지스터(P0)의 게이트단 및 드레인단 사이에 연결되며 게이트로 리셋 신호(RESET)를 입력받는 PMOS 트랜지스터(P2)와, PMOS 트랜지스터(P1)의 게이트단 및 드레인단 사이에 연결되며 게이트로 리셋 신호(RESET)를 입력받는 PMOS 트랜지스터(P3)와, PMOS 트랜지스터(P1)의 드레인단에 일측이 연결되며, 게이트로 리셋 신호(RESET)를 입력받는 PMOS 트랜지스터(P4)와, PMOS 트랜지스터(P0)의 드레인단에 일측이 연결되며, 게이트로 리셋 신호(RESET)를 입력받는 PMOS 트랜지스터(P5)로 이루어진다.In detail, as shown in FIG. 2, the reset unit 200 is connected between the gate terminal and the drain terminal of the PMOS transistor P0 and receives the reset signal RESET through the gate. A PMOS transistor P3 connected between the gate terminal and the drain terminal of the PMOS transistor P1 and receiving the reset signal RESET to the gate, and one side of the drain terminal of the PMOS transistor P1 is connected to the gate, and the reset signal to the gate. One side is connected to the PMOS transistor P4 receiving the (RESET) input and the drain terminal of the PMOS transistor P0, and the PMOS transistor P5 receiving the reset signal RESET to the gate.

그리고, 제1 궤환부(210)는 전원전압단에 일측이 연결되며 게이트로 PMOS 트랜지스터(P0)의 드레인 전압이 입력되는 NMOS 트랜지스터(N2)와, PMOS 트랜지스터(P1)의 드레인단에 일측이 연결되며 게이트단이 PMOS 트랜지스터(P4)의 타측에 연결되는 NMOS 트랜지스터(N3)와, 전원전압단 및 PMOS 트랜지스터(P4)의 타측 간에 연결되며 게이트단이 NMOS 트랜지스터(N2)의 타측에 연결되는 NMOS 트랜지스터(N4)와, NMOS 트랜지스터(N2)의 타측 및 접지전원단 사이에 연결되며 게이트로 바이어스 전압을 입력받는 NMOS 트랜지스터(N5)와, PMOS 트랜지스터(P4)의 타측 및 접지전원단 사이에 연결되며 게이트로 바이어스 전압을 입력받는 NMOS 트랜지스터(N6)로 이루어지고, 제2 궤환부(220)는 전원전압단에 일측이 연결되며 게이트로 PMOS 트랜지스터(P1)의 드레인 전압이 입력되는 NMOS 트랜지스터(N7)와, PMOS 트랜지스터(P0)의 드레인단에 일측이 연결되며 게이트단이 PMOS 트랜지스터(P5)의 타측에 연결되는 NMOS 트랜지스터(N8)와, 전원전압단 및 PMOS 트랜지스터(P5)의 타측 간에 연결되며 게이트단이 NMOS 트랜지스터(N7)의 타측에 연결되는 NMOS 트랜지스터(N9)와, NMOS 트랜지스터(N7)의 타측 및 접지전원단 사이에 연결되며 게이트로 바이어스 전압을 인가받는 NMOS 트랜지스터(N10)와, PMOS 트랜지스터(P5)의 타측 및 접지전원단 사이에 연결되며 게이트로 바이어스 전압을 인가받는 NMOS 트랜지스터(N11)로 이루어지되, NMOS 트랜지스터(N3)의 타측 및 NMOS 트랜지스터(N8)의 타측이 서로 연결되도록 구성된다.In addition, one side of the first feedback unit 210 is connected to the power supply voltage terminal, and the NMOS transistor N2 to which the drain voltage of the PMOS transistor P0 is input to the gate is connected to the drain terminal of the PMOS transistor P1. And an NMOS transistor N3 having a gate terminal connected to the other side of the PMOS transistor P4 and a power supply voltage terminal and the other side of the PMOS transistor P4, and an NMOS transistor having a gate terminal connected to the other side of the NMOS transistor N2. N4 and the NMOS transistor N5 connected between the other side of the NMOS transistor N2 and the ground power supply terminal and receiving the bias voltage to the gate, and between the other side and the ground power supply terminal of the PMOS transistor P4, the gate The NMOS transistor N6 receives a low bias voltage, and the second feedback unit 220 has an NMOS transistor having one side connected to a power supply voltage terminal and a drain voltage of the PMOS transistor P1 being input to the gate. N7 and an NMOS transistor N8 having one side connected to the drain terminal of the PMOS transistor P0 and the gate end connected to the other side of the PMOS transistor P5, and a power supply voltage terminal and the other side of the PMOS transistor P5. An NMOS transistor N9 connected to the other side of the NMOS transistor N7 and an NMOS transistor N10 connected between the other side of the NMOS transistor N7 and a ground power supply terminal and receiving a bias voltage to the gate; The NMOS transistor N11 is connected between the other side of the PMOS transistor P5 and the ground power supply terminal and receives a bias voltage through a gate, and the other side of the NMOS transistor N3 and the other side of the NMOS transistor N8 are connected to each other. It is configured to be.

그리고, 전위 안정화부(230)는 NMOS 트랜지스터(N3)의 타측 및 접지전원단 사이에 연결되며, 게이트단이 NMOS 트랜지스터(N2)의 타측에 연결되는 NMOS 트랜지스터(N12) 및 NMOS 트랜지스터(N8)의 타측 및 접지전원단 사이에 연결되며, 게이트단이 NMOS 트랜지스터(N7)의 타측에 연결되는 NMOS 트랜지스터(N13)로 이루어진다.The potential stabilization unit 230 is connected between the other side of the NMOS transistor N3 and the ground power supply terminal, and the gate end of the NMOS transistor N12 and the NMOS transistor N8 connected to the other side of the NMOS transistor N2. The NMOS transistor N13 is connected between the other side and the ground power supply terminal, and the gate terminal is connected to the other side of the NMOS transistor N7.

그리고, 출력부(250)는 전원전압단 및 출력신호(OUTN1)를 내보내는 출력단 사이에 연결되며, 게이트로 PMOS 트랜지스터(P0)의 드레인 전압이 인가되는 NMOS 트랜지스터(N14)와, 출력신호(OUTN1)를 내보내는 출력단 및 접지전원단 사이에 연결되며 게이트로 바이어스 전압을 인가받는 NMOS 트랜지스터(N15)로 이루어지고, 출력부(260)는 전원전압단 및 출력신호(OUTP1)를 내보내는 출력단 사이에 연결되며, 게이트로 PMOS 트랜지스터(P1)의 드레인 전압이 인가되는 NMOS 트랜지스터(N16)와, 출력신호(OUTP1)를 내보내는 출력단 및 접지전원단 사이에 연결되며 게이트로 바이어스 전압을 인가받는 NMOS 트랜지스터(N17)로 이루어진다.The output unit 250 is connected between a power supply voltage terminal and an output terminal for outputting the output signal OUTN1, an NMOS transistor N14 to which a drain voltage of the PMOS transistor P0 is applied to the gate, and an output signal OUTN1. It is connected between the output terminal and the ground power supply terminal for outputting the NMOS transistor (N15) is applied a bias voltage to the gate, the output unit 260 is connected between the power supply terminal and the output terminal for outputting the output signal (OUTP1), NMOS transistor N16 to which the drain voltage of the PMOS transistor P1 is applied to the gate, and NMOS transistor N17 to which a bias voltage is applied to the gate, connected between the output terminal and the ground power supply terminal which output the output signal OUTP1. .

마지막으로, 바이어스부(240)는 전원전압단 및 접지전원단 사이에 차례로 직렬연결되는 PMOS 트랜지스터(P6), NMOS 트랜지스터(N18) 및 NMOS 트랜지스터(N19)로 이루어지는데, PMOS 트랜지스터(P6)는 게이트단 및 드레인단이 공통 연결되고, NMOS 트랜지스터(N18)의 게이트단은 공통 연결된 PMOS 트랜지스터(P6)의 게이트단 및 드레인단에 연결되며, NMOS 트랜지스터(N19)의 드레인단 및 게이트단이 공통 연결되도록 구성된다.Finally, the bias unit 240 is composed of a PMOS transistor P6, an NMOS transistor N18, and an NMOS transistor N19 which are sequentially connected between a power supply voltage terminal and a ground power supply terminal, and the PMOS transistor P6 is a gate. The terminal and the drain terminal are commonly connected, the gate terminal of the NMOS transistor N18 is connected to the gate terminal and the drain terminal of the commonly connected PMOS transistor P6, and the drain terminal and the gate terminal of the NMOS transistor N19 are commonly connected. It is composed.

도 2를 참조하여 제1 증폭부의 동작을 살펴본다.Referring to Figure 2 looks at the operation of the first amplifier.

리셋 신호(RESET)가 "로우"로 입력될 때 리셋부(200)의 PMOS 트랜지스터(P2, P3, P4, P5)가 모두 턴-온(turn-on)되어 PMOS 트랜지스터(P0, P1)의 게이트단 및 드레인단의 전압을 일정 전압으로 같게 만들고, 리셋 신호(RESET)가 "하이"로 입력될 때 리셋부(200)의 PMOS 트랜지스터(P2, P3, P4, P5)가 모두 턴-오프(turn-off)되어 입력 신호(INP1, INN1)가 커패시터 접속된 NMOS 트랜지스터(N0, N1)를 통해 PMOS 트랜지스터(P0, P1)에 각각 전달된다.When the reset signal RESET is input to "low", the PMOS transistors P2, P3, P4, and P5 of the reset unit 200 are all turned on to gate the PMOS transistors P0 and P1. When the voltages at the stage and the drain terminal are made equal to a constant voltage, and the reset signal RESET is input to "high", all of the PMOS transistors P2, P3, P4, and P5 of the reset unit 200 are turned off. -off), the input signals INP1 and INN1 are transferred to the PMOS transistors P0 and P1 through the capacitor-connected NMOS transistors N0 and N1, respectively.

한편, 입력 신호(INP1)가 입력 신호(INN1)보다 큰 값일 때 PMOS 트랜지스터(P0)의 드레인 전압은 PMOS 트랜지스터(P1)의 드레인 전압에 비해 작게된다. 이러한 PMOS 트랜지스터(P0)의 드레인 전압이 제1 궤환부(210)의 NMOS 트랜지스터(N2), NMOS 트랜지스터(N5)와 NMOS 트랜지스터(N4), NMOS 트랜지스터(N6)를 통해 NMOS 트랜지스터(N3)의 게이트단에 인가되어 NMOS 트랜지스터(N3)의 드레인 전압 즉 PMOS 트랜지스터(P1)의 드레인 전압이 커지게 된다. 상기 PMOS 트랜지스터(P1)의 드레인 전압이 제2 궤환부(220)의 NMOS 트랜지스터(N7), NMOS 트랜지스터(N10), NMOS 트랜지스터(N9) 및 NMOS 트랜지스터(N11)를 통해 NMOS 트랜지스터(N8)의 게이트단에 인가되어 NMOS 트랜지스터(N8)의 드레인 전압, 즉 PMOS 트랜지스터(P0)의 드레인 전압이 더욱 작아지게 된다. PMOS 트랜지스터(P0)의 드레인 전압이 PMOS 트랜지스터(P1)의 드레인 전압보다 작은 경우에 제1 및 제2 궤환부(210, 220)를 통해 증폭되어 그 차가 더 벌어지게 되며, PMOS 트랜지스터(P0) 및 PMOS 트랜지스터(P1)의 드레인 전압이 어느 정도 안정화되면 출력부(250, 260)의 NMOS 트랜지스터(N14, N15, N16, 17)를 통해 출력 신호(OUTN1, OUTP1)로 나가게 된다.On the other hand, when the input signal INP1 is greater than the input signal INN1, the drain voltage of the PMOS transistor P0 is smaller than the drain voltage of the PMOS transistor P1. The drain voltage of the PMOS transistor P0 is controlled by the gate of the NMOS transistor N3 through the NMOS transistor N2, the NMOS transistor N5, the NMOS transistor N4, and the NMOS transistor N6 of the first feedback unit 210. The drain voltage of the NMOS transistor N3, that is, the drain voltage of the PMOS transistor P1 is increased. The drain voltage of the PMOS transistor P1 is gated through the NMOS transistor N7, the NMOS transistor N10, the NMOS transistor N9, and the NMOS transistor N11 of the second feedback unit 220. The drain voltage of the NMOS transistor N8, that is, the drain voltage of the PMOS transistor P0 is further reduced. When the drain voltage of the PMOS transistor P0 is smaller than the drain voltage of the PMOS transistor P1, the difference is further amplified by the first and second feedback units 210 and 220, thereby increasing the difference. When the drain voltage of the PMOS transistor P1 is stabilized to some extent, the output voltages OUTN1 and OUTP1 are outputted through the NMOS transistors N14, N15, N16, and 17 of the output units 250 and 260.

도 3은 본 발명에 따른 비교기의 제2 증폭부에 대한 일실시 회로도로서, 전원전압단에 연결되어 제1 증폭부(120)로부터 출력되는 신호(OUTP1, OUTN1)를 게이트로 각기 입력받는 PMOS 트랜지스터(P7, P8)와, 래치 신호(LATCH)에 응답하여 출력 신호(OUTP, OUTN)를 래치하여 출력하는 래치부(300)와, 상기 PMOS 트랜지스터(P7)의 드레인 전압에 응답하여 궤환 동작하는 제1 궤환부(310)와, 상기 PMOS 트랜지스터(P8)의 드레인 전압에 응답하여 궤환 동작하는 제2 궤환부(320)와, 상기 제1 및 제2 궤환부(310, 320)에 연결되어 신호의 전위를 안정화시키기 위한전위 안정화부(330)와, 전원전압단 및 접지전원단 사이에 연결되어 일정한 바이어스 전압을 공급하기 위한 바이어스부(340)와, 상기 PMOS 트랜지스터(P7)의 드레인 전압 및 상기 바이어스 전압에 응답하여 출력 신호(OUTN, OUTP)를 구동하기 위한 출력부(350, 360)로 이루어지되, 래치부(300)는 PMOS 트랜지스터(P7)의 드레인단에 연결되며, 게이트로 래치 신호(LATCH)를 입력받는 NMOS 트랜지스터(N21)와, PMOS 트랜지스터(P8)의 드레인단에 연결되며, 게이트로 래치 신호(LATCH)를 입력받는 NMOS 트랜지스터(N20)로 이루어진다.3 is a circuit diagram illustrating a second amplifier of a comparator according to the present invention. The PMOS transistor is connected to a power supply voltage terminal and receives the signals OUTP1 and OUTN1 output from the first amplifier 120 as a gate, respectively. (P7, P8), a latch unit 300 for latching and outputting the output signals OUTP and OUTN in response to the latch signal LATCH, and a feedback operation in response to the drain voltage of the PMOS transistor P7. A first feedback part 310, a second feedback part 320 for feedback operation in response to the drain voltage of the PMOS transistor P8, and the first and second feedback parts 310 and 320 to be connected to each other. A potential stabilization unit 330 for stabilizing a potential, a bias unit 340 connected between a power supply voltage terminal and a ground power supply terminal for supplying a constant bias voltage, a drain voltage of the PMOS transistor P7, and the bias Drives output signals OUTN and OUTP in response to voltage The latch unit 300 is connected to the drain terminal of the PMOS transistor P7, and has an NMOS transistor N21 and a PMOS transistor (L21) for receiving a latch signal LATCH through a gate. The NMOS transistor N20 is connected to the drain terminal of P8 and receives a latch signal LATCH through a gate.

도면에 도시된 바와 같이 제2 증폭부는 상기 제1 증폭부의 리셋부(200)가 래치부(300)로 대치된 것을 제외하고는 상기 제1 증폭부의 구성과 동일함으로, 제2 증폭부의 구성에 대한 상세한 설명을 생략한다.As shown in the figure, the second amplifier is the same as the configuration of the first amplifier except that the reset unit 200 of the first amplifier is replaced by the latch unit 300, Detailed description will be omitted.

도 3을 참조하여 제2 증폭부의 동작을 살펴본다.An operation of the second amplifying unit will be described with reference to FIG. 3.

래치 신호(LATCH)가 "로우"로 입력될 때, 제2 증폭부는 동작하지 않게 되고, 래치 신호(LATCH)가 "하이"로 입력될 때 래치부(300)의 NMOS 트랜지스터(N20, N21)가 턴-온되어 래치된다.When the latch signal LATCH is input to "low", the second amplifier is not operated, and when the latch signal LATCH is input to "high", the NMOS transistors N20 and N21 of the latch unit 300 are turned on. It is turned on and latched.

제1 증폭부(120)로부터 출력되는 신호(OUTP1, OUTN1)로 차동 신호(differential signal)가 인가되는 경우, PMOS 트랜지스터(P7) 및 PMOS 트랜지스터(P8)의 드레인 전압은 PMOS 트랜지스터(P7) 및 PMOS 트랜지스터(P8)의 게이트 전압에 의해 결정된다. 예를 들어 PMOS 트랜지스터(P7)의 게이트 전압이 PMOS 트랜지스터(P8)의 게이트 전압보다 크면, PMOS 트랜지스터(P7)의 드레인 전압은 PMOS 트랜지스터(P8)의 드레인 전압보다 작게 된다. 이 PMOS 트랜지스터(P7)의 드레인전압이 제1 궤환부(310)의 NMOS 트랜지스터(N22), NMOS 트랜지스터(N25) 및 NMOS 트랜지스터(N24), NMOS 트랜지스터(N26)를 통해 NMOS 트랜지스터(N23)의 게이트단에 인가되어 NMOS 트랜지스터(N23)의 드레인 전압, 즉 PMOS 트랜지스터(P8)의 드레인 전압이 더 높아진다. 그리고, PMOS 트랜지스터(P8)의 드레인 전압이 제2 궤환부(320)의 NMOS 트랜지스터(N27), NMOS 트랜지스터(N30) 및 NMOS 트랜지스터(N29), NMOS 트랜지스터(N31)를 통해 NMOS 트랜지스터(N28)의 게이트단에 인가되어 NMOS 트랜지스터(N28)의 드레인 전압이 더욱 작게 된다.When a differential signal is applied to the signals OUTP1 and OUTN1 output from the first amplifier 120, the drain voltages of the PMOS transistors P7 and PMOS transistors P8 are PMOS transistors P7 and PMOS. It is determined by the gate voltage of the transistor P8. For example, when the gate voltage of the PMOS transistor P7 is greater than the gate voltage of the PMOS transistor P8, the drain voltage of the PMOS transistor P7 becomes smaller than the drain voltage of the PMOS transistor P8. The drain voltage of the PMOS transistor P7 passes through the NMOS transistor N22, the NMOS transistor N25, the NMOS transistor N24, and the NMOS transistor N26 of the first feedback unit 310 to the gate of the NMOS transistor N23. The drain voltage of the NMOS transistor N23, that is, the drain voltage of the PMOS transistor P8 is higher. The drain voltage of the PMOS transistor P8 is transferred to the NMOS transistor N28 through the NMOS transistor N27, the NMOS transistor N30, the NMOS transistor N29, and the NMOS transistor N31 of the second feedback unit 320. The drain voltage of the NMOS transistor N28 is further reduced by being applied to the gate terminal.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 이루어지는 본 발명은, 제어 신호에 응답하여 파이프라인으로 구동되는 샘플 및 홀드부, 제1 및 제2 증폭부를 구비함으로써 보다 빠른 비교 속도를 가지는 비교기를 구현할 수 있으며, 제1 및 제2 증폭부를 궤환 구조로 구현하여 비선형 증폭함으로써 보다 적은 면적으로, 보다 빠른 비교 동작을 수행할 수 있는 탁월한 효과가 있다.According to the present invention, a comparator having a faster comparison speed can be realized by including a sample and hold part driven by a pipeline in response to a control signal, and first and second amplification parts, and first and second amplification. Non-linear amplification by implementing the feedback structure has an excellent effect of performing a comparative operation with a smaller area and faster.

또한, 입력 신호에 대한 빠른 비교가 가능하여 고속의 ADC에 적용 가능하다.In addition, fast comparison of the input signal enables high speed ADCs.

Claims (10)

외부로부터 입력되는 제어 신호에 응답하여 비교하고자하는 제1 및 제2 입력 신호를 입력받아 저장한 후 제1 및 제2 신호를 출력하는 저장 수단;Storage means for receiving and storing first and second input signals to be compared in response to a control signal input from the outside and outputting the first and second signals; 제1인버팅수단을 통해 상기 제어 신호의 반전신호인 리셋 신호에 응답하여 상기 저장 수단으로부터 출력되는 신호를 입력받아 제1 증폭하는 제1 증폭 수단; 및First amplifying means for receiving and amplifying a signal output from the storage means in response to a reset signal which is an inverted signal of the control signal through a first inverting means; And 제2인버팅수단을 통해 상기 리셋 신호의 반전신호인 래치 신호에 응답하여 상기 제1 증폭 수단으로부터 출력되는 제1 증폭된 신호를 입력받아 제2 증폭한 후 제1 및 제2 출력 신호를 최종 출력하는 제2 증폭 수단을 포함하며,In response to the latch signal which is an inverted signal of the reset signal through the second inverting means, the first amplified signal outputted from the first amplifying means is received and amplified for the second time, and then the first and second output signals are finally outputted. A second amplifying means, 상기 제1 증폭 수단은,The first amplification means, 상기 저장 수단으로부터 출력되는 제1 및 제2 신호를 각기 커플링하여 전달하는 커패시터 접속된 제1 및 제2 NMOS 트랜지스터;Capacitor-connected first and second NMOS transistors for coupling and transferring the first and second signals output from the storage means, respectively; 전원전압단에 연결되어 상기 커패시터 접속된 제1 및 제2 NMOS 트랜지스터로부터 커플링된 입력 신호를 게이트로 각기 입력받는 제1 및 제2 PMOS 트랜지스터;First and second PMOS transistors connected to a power supply voltage terminal and receiving input signals coupled to the gates from the first and second NMOS transistors connected to the capacitors, respectively; 상기 비교 장치의 정확한 비교 동작을 위해 상기 리셋 신호에 응답하여 상기 제1 증폭 수단을 리셋 구동하기 위한 리셋 수단;Reset means for reset driving the first amplifying means in response to the reset signal for accurate comparison operation of the comparison device; 상기 제1 PMOS 트랜지스터의 드레인 전압에 응답하여 궤환 동작하는 제1 궤환 수단;First feedback means for feedback operation in response to a drain voltage of the first PMOS transistor; 상기 제1 PMOS 트랜지스터의 드레인 전압에 응답하여 궤환 동작하는 제2 궤환 수단;Second feedback means for feedback operation in response to a drain voltage of the first PMOS transistor; 상기 제1 및 제2 궤환 수단에 연결되어 신호의 전위를 안정화시키기 위한 전위 안정화 수단;Potential stabilization means connected to said first and second feedback means for stabilizing a potential of a signal; 전원전압단 및 접지전원단 사이에 연결되어 일정한 바이어스 전압을 공급하기 위한 바이어스 전압 공급 수단; 및Bias voltage supply means connected between a power supply voltage terminal and a ground power supply terminal for supplying a constant bias voltage; And 상기 제1 PMOS 트랜지스터의 드레인 전압 및 상기 바이어스 전압에 응답하여 상기 제1 및 제2 출력 신호를 구동하기 위한 제1 및 제2 출력 수단First and second output means for driving the first and second output signals in response to the drain voltage and the bias voltage of the first PMOS transistor 을 포함하여 이루어지는 고속 동작을 위한 비교 장치.Comparing device for high speed operation comprising a. 제1항에 있어서,The method of claim 1, 상기 제어 신호가 "하이"레벨일 때, 상기 저장 수단은 상기 제1 및 제2 입력 신호를 입력받아 저장하고, 상기 제1 증폭 수단은 상기 리셋 신호에 의해 상기 제1 증폭 동작을 리셋하며, 상기 제2 증폭 수단은 상기 래치 신호에 의해 이전에 증폭된 신호를 상기 제1 및 제2 출력 신호로 내보내며,When the control signal is at the "high" level, the storage means receives and stores the first and second input signals, the first amplification means resets the first amplification operation by the reset signal, and A second amplifying means sends out a signal previously amplified by the latch signal to the first and second output signals, 상기 제어 신호가 "로우" 레벨일 때, 상기 저장 수단은 저장된 상기 제1 및 제2 입력 신호를 그대로 유지하고, 상기 제1 증폭 수단은 상기 리셋 신호에 의해 상기 저장 수단에 저장된 상기 제1 및 제2 입력 신호를 입력받아 상기 제1 증폭 동작을 수행한 후 상기 제어 신호가 다시 "하이"레벨로 천이될 때 상기 제1 증폭 동작으로 증폭된 신호를 상기 제2 증폭 수단으로 출력하며, 상기 제2 증폭 수단은 상기 래치 신호에 의해 상기 제2 증폭 동작을 중단하는 것을 특징으로 하는 고속 동작을 위한 비교 장치.When the control signal is at the "low" level, the storage means maintains the stored first and second input signals as they are, and the first amplifying means is stored in the storage means by the reset signal. Outputs the signal amplified by the first amplifying operation to the second amplifying means when the control signal transitions back to a “high” level after receiving the second input signal; And the amplifying means stops the second amplifying operation by the latch signal. 제 1 항에 있어서, 상기 리셋 수단은,The method of claim 1, wherein the reset means, 상기 제1 PMOS 트랜지스터의 게이트단 및 드레인단 사이에 연결되며 게이트로 상기 리셋 신호를 입력받는 제3 PMOS 트랜지스터;A third PMOS transistor connected between the gate terminal and the drain terminal of the first PMOS transistor and receiving the reset signal through a gate; 상기 제2 PMOS 트랜지스터의 게이트단 및 드레인단 사이에 연결되며 게이트로 상기 리셋 신호를 입력받는 제4 PMOS 트랜지스터;A fourth PMOS transistor connected between the gate terminal and the drain terminal of the second PMOS transistor and receiving the reset signal through a gate; 상기 제2 PMOS 트랜지스터의 드레인단에 일측이 연결되며, 게이트로 상기 리셋 신호를 입력받는 제5 PMOS 트랜지스터; 및A fifth PMOS transistor having one side connected to a drain terminal of the second PMOS transistor and receiving the reset signal through a gate; And 상기 제1 PMOS 트랜지스터의 드레인단에 일측이 연결되며, 게이트로 상기 리셋 신호를 입력받는 제6 PMOS 트랜지스터A sixth PMOS transistor having one side connected to a drain terminal of the first PMOS transistor and receiving the reset signal through a gate; 를 포함하여 이루어지는 고속 동작을 위한 비교 장치.Comparing device for a high speed operation comprising a. 제 3 항에 있어서, 상기 제1 궤환 수단은,The method of claim 3, wherein the first feedback means, 전원전압단에 일측이 연결되며 게이트로 상기 제1 PMOS 트랜지스터의 드레인 전압이 입력되는 제3 NMOS 트랜지스터;A third NMOS transistor having one side connected to a power supply voltage terminal and receiving a drain voltage of the first PMOS transistor as a gate; 상기 제2 PMOS 트랜지스터의 드레인단에 일측이 연결되며 게이트단이 상기제5 PMOS 트랜지스터의 타측에 연결되는 제4 NMOS 트랜지스터;A fourth NMOS transistor having one side connected to a drain end of the second PMOS transistor and a gate end connected to the other side of the fifth PMOS transistor; 전원전압단 및 상기 제5 PMOS 트랜지스터의 타측 사이에 연결되며 게이트단이 상기 제3 NMOS 트랜지스터의 타측에 연결되는 제5 NMOS 트랜지스터;A fifth NMOS transistor connected between a power supply voltage terminal and the other side of the fifth PMOS transistor, and a gate end thereof connected to the other side of the third NMOS transistor; 상기 제3 NMOS 트랜지스터의 타측 및 접지전원단 사이에 연결되며 게이트로 상기 바이어스 전압을 입력받는 제6 NMOS 트랜지스터; 및A sixth NMOS transistor connected between the other side of the third NMOS transistor and a ground power supply terminal and receiving the bias voltage through a gate; And 상기 제5 PMOS 트랜지스터의 타측 및 접지전원단 사이에 연결되며 게이트로 상기 바이어스 전압을 입력받는 제7 NMOS 트랜지스터A seventh NMOS transistor connected between the other side of the fifth PMOS transistor and a ground power supply terminal and receiving the bias voltage through a gate; 를 포함하여 이루어지는 고속 동작을 위한 비교 장치.Comparing device for a high speed operation comprising a. 제 4 항에 있어서, 상기 제2 궤환 수단은,The method of claim 4, wherein the second feedback means, 전원전압단에 일측이 연결되며 게이트로 상기 제2 PMOS 트랜지스터의 드레인 전압이 입력되는 제8 NMOS 트랜지스터;An eighth NMOS transistor having one side connected to a power supply voltage terminal and receiving a drain voltage of the second PMOS transistor as a gate; 상기 제1 PMOS 트랜지스터의 드레인단에 일측이 연결되며 게이트단이 상기 제6 PMOS 트랜지스터의 타측에 연결되는 제9 NMOS 트랜지스터;A ninth NMOS transistor having one side connected to a drain end of the first PMOS transistor and a gate end connected to the other side of the sixth PMOS transistor; 전원전압단 및 상기 제6 PMOS 트랜지스터의 타측 사이에 연결되며 게이트단이 상기 제8 NMOS 트랜지스터의 타측에 연결되는 제10 NMOS 트랜지스터;A tenth NMOS transistor connected between a power supply voltage terminal and the other side of the sixth PMOS transistor, and a gate end thereof connected to the other side of the eighth NMOS transistor; 상기 제8 NMOS 트랜지스터의 타측 및 접지전원단 사이에 연결되며 게이트로 상기 바이어스 전압을 인가받는 제11 NMOS 트랜지스터; 및An eleventh NMOS transistor connected between the other side of the eighth NMOS transistor and a ground power supply terminal and receiving the bias voltage through a gate; And 상기 제6 PMOS 트랜지스터의 타측 및 접지전원단 사이에 연결되며 게이트로상기 바이어스 전압을 인가받는 제12 NMOS 트랜지스터를 포함하되,A twelfth NMOS transistor connected between the other side of the sixth PMOS transistor and a ground power supply terminal and receiving the bias voltage as a gate; 상기 제4 NMOS 트랜지스터의 타측 및 상기 제9 NMOS 트랜지스터의 타측이 서로 연결되도록 구성됨을 특징으로 하는 고속 동작을 위한 비교 장치.And the other side of the fourth NMOS transistor and the other side of the ninth NMOS transistor are connected to each other. 제 5 항에 있어서, 상기 전위 안정화 수단은,The method of claim 5, wherein the potential stabilization means, 상기 제4 NMOS 트랜지스터의 타측 및 접지전원단 사이에 연결되며, 게이트단이 상기 제3 NMOS 트랜지스터의 타측에 연결되는 제13 NMOS 트랜지스터; 및A thirteenth NMOS transistor connected between the other side of the fourth NMOS transistor and a ground power supply terminal, and a gate end thereof connected to the other side of the third NMOS transistor; And 상기 제9 NMOS 트랜지스터의 타측 및 접지전원단 사이에 연결되며, 게이트단이 상기 제8 NMOS 트랜지스터의 타측에 연결되는 제14 NMOS 트랜지스터A fourteenth NMOS transistor connected between the other side of the ninth NMOS transistor and a ground power supply terminal, and a gate end thereof connected to the other side of the eighth NMOS transistor; 를 포함하여 이루어지는 고속 동작을 위한 비교 장치.Comparing device for a high speed operation comprising a. 제 1 항에 있어서, 상기 제1 출력 수단은,The method of claim 1, wherein the first output means, 전원전압단 및 상기 제1 출력신호를 내보내는 제1 출력단 사이에 연결되며, 게이트로 상기 제1 PMOS 트랜지스터의 드레인 전압이 인가되는 제3 NMOS 트랜지스터; 및A third NMOS transistor connected between a power supply voltage terminal and a first output terminal for outputting the first output signal and to which a drain voltage of the first PMOS transistor is applied to a gate; And 상기 제1 출력단 및 접지전원단 사이에 연결되며 게이트로 상기 바이어스 전압을 인가받는 제4 NMOS 트랜지스터를 포함하고,A fourth NMOS transistor connected between the first output terminal and a ground power supply terminal and receiving the bias voltage through a gate; 상기 제2 출력 수단은,The second output means, 전원전압단 및 상기 제2 출력신호를 내보내는 제2 출력단 사이에 연결되며, 게이트로 상기 제2 PMOS 트랜지스터의 드레인 전압이 인가되는 제5 NMOS 트랜지스터;A fifth NMOS transistor connected between a power supply voltage terminal and a second output terminal for outputting the second output signal, and to which a drain voltage of the second PMOS transistor is applied to a gate; 상기 제2 출력단 및 접지전원단 사이에 연결되며 게이트로 상기 바이어스 전압을 인가받는 제6 NMOS 트랜지스터A sixth NMOS transistor connected between the second output terminal and a ground power supply terminal and receiving the bias voltage through a gate; 를 포함하여 이루어지는 고속 동작을 위한 비교 장치.Comparing device for a high speed operation comprising a. 제 1 항에 있어서, 상기 바이어스 전압 공급 수단은,The method of claim 1, wherein the bias voltage supply means, 전원전압단 및 접지전원단 사이에 차례로 직렬연결되는 제3 PMOS 트랜지스터, 제3 및 제4 NMOS 트랜지스터를 포함하며,A third PMOS transistor, a third and a fourth NMOS transistor, which are sequentially connected between a power supply voltage terminal and a ground power supply terminal, 상기 제3 PMOS 트랜지스터는 게이트단 및 드레인단이 공통 연결되고,A gate terminal and a drain terminal of the third PMOS transistor are commonly connected; 상기 제3 NMOS 트랜지스터의 게이트단은 공통 연결된 상기 제3 PMOS 트랜지스터의 게이트단 및 드레인단에 연결되며, 상기 제4 NMOS 트랜지스터의 드레인단 및 게이트단이 공통 연결되도록 구성됨을 특징으로 하는 고속 동작을 위한 비교 장치.The gate terminal of the third NMOS transistor is connected to the gate terminal and the drain terminal of the third PMOS transistor connected in common, and the drain terminal and the gate terminal of the fourth NMOS transistor is configured for high speed operation, characterized in that for Comparator. 제 1 항에 있어서, 상기 제2 증폭 수단은,The method of claim 1, wherein the second amplifying means, 상기 저장 수단으로부터 출력되는 제1 및 제2 신호를 각기 커플링하여 전달하는 커패시터 접속된 제1 및 제2 NMOS 트랜지스터;Capacitor-connected first and second NMOS transistors for coupling and transferring the first and second signals output from the storage means, respectively; 전원전압단에 연결되어 상기 커패시터 접속된 제1 및 제2 NMOS 트랜지스터로부터 커플링된 입력 신호를 게이트로 각기 입력받는 제1 및 제2 PMOS 트랜지스터;First and second PMOS transistors connected to a power supply voltage terminal and receiving input signals coupled to the gates from the first and second NMOS transistors connected to the capacitors, respectively; 상기 래치 신호에 응답하여 상기 제1 및 제2 출력 신호를 래치하여 출력하는 래치 수단;Latch means for latching and outputting the first and second output signals in response to the latch signal; 상기 제1 PMOS 트랜지스터의 드레인 전압에 응답하여 궤환 동작하는 제1 궤환 수단;First feedback means for feedback operation in response to a drain voltage of the first PMOS transistor; 상기 제1 PMOS 트랜지스터의 드레인 전압에 응답하여 궤환 동작하는 제2 궤환 수단;Second feedback means for feedback operation in response to a drain voltage of the first PMOS transistor; 상기 제1 및 제2 궤환 수단에 연결되어 신호의 전위를 안정화시키기 위한 전위 안정화 수단;Potential stabilization means connected to said first and second feedback means for stabilizing a potential of a signal; 전원전압단 및 접지전원단 사이에 연결되어 일정한 바이어스 전압을 공급하기 위한 바이어스 전압 공급 수단; 및Bias voltage supply means connected between a power supply voltage terminal and a ground power supply terminal for supplying a constant bias voltage; And 상기 제1 PMOS 트랜지스터의 드레인 전압 및 상기 바이어스 전압에 응답하여 상기 제1 및 제2 출력 신호를 구동하기 위한 제1 및 제2 출력 수단First and second output means for driving the first and second output signals in response to the drain voltage and the bias voltage of the first PMOS transistor 을 포함하여 이루어지는 고속 동작을 위한 비교 장치.Comparing device for high speed operation comprising a. 제 9 항에 있어서, 상기 래치 수단은,The method of claim 9, wherein the latch means, 상기 제1 PMOS 트랜지스터의 드레인단에 연결되며, 게이트로 상기 래치 신호를 입력받는 제3 NMOS 트랜지스터; 및A third NMOS transistor connected to the drain terminal of the first PMOS transistor and receiving the latch signal through a gate; And 상기 제2 PMOS 트랜지스터의 드레인단에 연결되며, 게이트로 상기 래치 신호를 입력받는 제4 NMOS 트랜지스터A fourth NMOS transistor connected to the drain terminal of the second PMOS transistor and receiving the latch signal through a gate; 를 포함하여 이루어지는 고속 동작을 위한 비교 장치.Comparing device for a high speed operation comprising a.
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