KR100342876B1 - Method for forming the Multiple Gate Oxide - Google Patents
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Abstract
본 발명은 멀티플 게이트 산화막 형성방법에 관한 것으로, 특히, 실리콘 기판에 산소 이온주입을 적용하여 산화율을 조절하여 효과적으로 1회의 산화공정을 통해 두가지 두께 이상의 게이트 산화막을 동시에 키울 수 있으며, 게이트 산화막 형성시 NO가스로 빠른 열 산화를 적용하여 표면상의 당글링 밴드(Dangling Bond)를 질화물의 증착을 통해 상쇄시킬 수 있어 반도체 소자의 특성, 신뢰성 및 수율을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.The present invention relates to a method for forming a multiple gate oxide film. In particular, by applying oxygen ion implantation to a silicon substrate, the oxidation rate can be controlled to effectively grow a gate oxide film of two or more thicknesses through one oxidation process. By applying rapid thermal oxidation with gas, Dangling Bond on the surface can be canceled through the deposition of nitride to improve the characteristics, reliability, and yield of semiconductor devices, thereby enabling high integration of semiconductor devices. The invention relates to an invention with very useful and effective advantages.
Description
본 발명은 멀티플 게이트 산화막에 관한 것으로서, 특히, 실리콘 기판에 산소 이온주입을 사용하여 고전압영역과 저전압영역에 두께가 다른 게이트 산화막을 동시에 형성할 수 있도록 하는 반도체 소자의 멀티플 게이트 산화막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiple gate oxide film, and more particularly, to a method of forming a multiple gate oxide film of a semiconductor device which enables simultaneous formation of a gate oxide film having a different thickness in a high voltage region and a low voltage region by using oxygen ion implantation in a silicon substrate. .
일반적으로, 모스형전계효과 트랜지스터는 반도체기판에 필드산화막을 형성한 후에 그 전면에 게이트 산화막 및 폴리실리콘층을 활성영역(Active Region)에 형성하고서 마스킹 식각으로 트랜지스터의 전극역할을 하는 게이트전극을 형성하여 이 게이트전극의 측면부분에 있는 반도체기판에 이온을 주입하여 소오스/드레인영역을 형성하므로 트랜지스터로서 사용될 수 있게 된다.In general, after forming a field oxide film on a semiconductor substrate, a MOS-type field effect transistor forms a gate oxide film and a polysilicon layer in an active region on its front surface, and forms a gate electrode that acts as an electrode of the transistor by masking etching. As a result, a source / drain region is formed by implanting ions into the semiconductor substrate on the side of the gate electrode, so that it can be used as a transistor.
이러한 트랜지스터에 게이트 산화막은 상부와 하부사이를 전기적으로 차단하는 절연역할을 하게 되는 것으로서, 반도체소자에서 전기적으로 전압이 높은 고전압영역과 전압이 낮은 저전압 영역이 동시에 사용되는 멀티플 게이트 산화막(Multiple Gate Oxide)을 갖는 트랜지스터에서는 고전압영역의 게이트 산화막의 두께는 두껍게 형성하고, 저전압영역에서는 게이트 산화막의 두께를 얇게 형성하여서 전기적으로 절연이 적절하게 이루어지도록 구성되어져 있다.In this transistor, the gate oxide film serves as an insulating role for electrically blocking the top and the bottom of the transistor. In the semiconductor device, a multiple gate oxide film in which a high voltage region with high voltage and a low voltage region with low voltage is used simultaneously is used. In the transistor having the structure, the gate oxide film in the high voltage region is formed to be thick, and in the low voltage region, the gate oxide film is formed in the thickness so that the insulation is properly performed.
도 1a 내지 도 1d는 종래의 일반적인 멀티플 게이트 산화막을 형성하는 방법을 순차적으로 보인 도면으로서, 종래의 공정을 살펴보도록 한다.1A to 1D sequentially illustrate a conventional method of forming a multiple gate oxide film, which will be described in detail.
도 1a는 반도체기판(1)에 저전압영역(A) 및 고전압영역(B)으로 구분되도록 필드산화막(2)을 형성한 후 그 결과물 상에 180Å정도 두께의 제1게이트 산화막(3)을 적층한 상태를 도시하고 있으며, 고전압영역(B)에는 P-WELL 및 N-WELL이 형성되어지고 필드산화막(2)에 의하여 구분되어지게 된다.FIG. 1A shows that a field oxide film 2 is formed on a semiconductor substrate 1 so as to be divided into a low voltage region A and a high voltage region B, and then a first gate oxide layer 3 having a thickness of about 180 kV is stacked on the resultant. The state is shown, and the P-WELL and the N-WELL are formed in the high voltage region B, and are separated by the field oxide film 2.
도 1b는 상기 단계 후에 게이트 산화막(3) 상에서 고전압영역(B)에만 제1감광막(4)을 적층한 후에 식각으로 저전압영역(A)의 게이트 산화막(3)을 제거한 상태를 도시하고 있다.FIG. 1B illustrates a state in which the gate oxide film 3 of the low voltage region A is removed by etching after the first photoresist layer 4 is stacked only on the high voltage region B on the gate oxide layer 3 after the above step.
도 1c는 상기 제1감광막(4)을 제거한 후에 상기 결과물의 전면에 50∼70Å 두께의 제2게이트 산화막(5)을 형성한 상태를 도시하고 있으며, 자동적으로 저전압영역(A)에는 얇은 게이트 산화막이 형성되어지게 되고, 고전압영역(B)에는 두꺼운 게이트 산화막이 형성되어지게 되는 것이다.FIG. 1C shows a state in which a second gate oxide film 5 having a thickness of 50 to 70 kV is formed on the entire surface of the resultant after removing the first photoresist film 4, and a thin gate oxide film is automatically formed in the low voltage region A. FIG. Is formed, and a thick gate oxide film is formed in the high voltage region (B).
그런데, 종래에는 상기한 부분에서 반도체기판(1)에 필드산화막(2)을 형성한 후 제1게이트 산화막(3)을 열공정으로 형성할 때 제1게이트 산화막(3)의 두께가 약180Å의 두께로 비교적 두꺼워져 공정시간이 길어짐에 따라 그 하부에 있는 실리콘기판내의 불순물이온의 재분포를 초래할 뿐만 아니라 제1게이트 산화막을 형성한 후 감광막을 적층하여 저전압영역의 게이트 산화막을 건식식각으로 제거하는 공정에서 반도체기판에 손상을 가하여 소자의 전기적인 특성을 저하시키는 문제점을 지니고 있다.However, conventionally, when the field oxide film 2 is formed on the semiconductor substrate 1 in the above-described portion, when the first gate oxide film 3 is formed by a thermal process, the thickness of the first gate oxide film 3 is about 180Å. As the process time increases due to its relatively thick thickness, not only does redistribution of impurity ions in the silicon substrate beneath it, but also the first gate oxide film is formed and then the photoresist film is laminated to remove the gate oxide film in the low voltage region by dry etching. There is a problem in that damage to the semiconductor substrate in the process to reduce the electrical characteristics of the device.
또한, 고전압영역의 게이트 산화막은 두차례에 걸쳐 형성되므로 고전압영역의 게이트 산화막의 막질이 저하될 뿐만 아니라 고전압영역의 동작전압이 저전압영역과 같은 LDD 도스량으로는 고전압영역의 핫캐이어 특성을 나쁘게 하고, 스페이서와 LDD(Lightly Dopped Drain)영역의 계면에 손상이 발생하여 트랜지스터의 전기적인 특성이 저하되는 문제점을 가지고 있다.In addition, since the gate oxide film of the high voltage region is formed twice, the film quality of the gate oxide film of the high voltage region is not only degraded, but the LDC dose of the high voltage region such as the low voltage region deteriorates the hot carrier characteristics of the high voltage region. In addition, damage occurs at the interface between the spacer and the lightly doped drain (LDD) region, thereby degrading the electrical characteristics of the transistor.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명이 목적은 실리콘 기판에 산소 이온주입을 적용하여 산화율을 조절하여 효과적으로 1회의 산화공정을 통해 두가지 두께 이상의 게이트 산화막을 동시에 키울수 있으며, 게이트 산화막 형성시 NO가스로 빠른 열 산화를 적용하여 표면상의 당글링 밴드(Dangling Bond)를 질화물의 증착을 통해 상쇄시킬 수 있는 반도체 소자를 제공하는 것이 목적이다.The present invention has been made to solve the above problems, an object of the present invention is to apply the oxygen ion implantation to the silicon substrate to control the oxidation rate effectively to grow a gate oxide film of two or more thicknesses through a single oxidation process, It is an object of the present invention to provide a semiconductor device capable of canceling a dangling bond on a surface by depositing nitride by applying rapid thermal oxidation with NO gas when forming a gate oxide film.
도 1a 내지 도 1c는 종래의 일반적인 멀티플 게이트 산화막을 형성하는 방법을 순차적으로 나타낸 단면도이다.1A to 1C are cross-sectional views sequentially illustrating a method of forming a conventional general multiple gate oxide film.
도 2a 내지 도 2f는 본 발명에 의한 멀티플 게이트 산화막 형성방법을 공정 순서에 따라 도시한 단면도이다.2A to 2F are cross-sectional views illustrating a method of forming a multiple gate oxide film according to the present invention in a process sequence.
-- 도면의 주요부분에 대한 부호의 설명 ---Explanation of symbols for the main parts of the drawing-
11 : 실리콘 기판 13 : 필드산화막11 silicon substrate 13 field oxide film
15 : 감광막 17 : 산소이온15 photosensitive film 17 oxygen ion
17a : 산소이온층 19 : 질소이온17a: oxygen ion layer 19: nitrogen ion
19a : 질소이온층 21 : 게이트 산화막19a: nitrogen ion layer 21: gate oxide film
상기 목적을 달성하기 위하여, 본 발명은 소정의 하부구조를 가지고 있는 실리콘 기판에 저전압영역와 고전압영역으로 구분되도록 필드산화막을 형성하고 웰 형성공정을 실시한 후 웰 어닐 공정을 진행하는 단계와, 상기 결과물 상에서 고전압영역 상부에 감광막을 도포 한 후 저전압영역 상부에 산소이온을 주입하는 단계와, 상기 고전압영역 상부의 감광막을 제거하고 저전압영역에 웰 어닐 공정을 실시하는 단계와, 상기 저전압영역 상부에 감광막을 도포한 후 고전압영역 상부에 질소이온을 주입하는 단계와, 상기 결과물 상에 산화공정을 실시하여 게이트 산화막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 멀티플 게이트 산화막 형성방법이다.In order to achieve the above object, the present invention is to form a field oxide film to be divided into a low voltage region and a high voltage region on a silicon substrate having a predetermined substructure, and performing a well annealing process after the well forming process, on the resultant Injecting oxygen ions into the upper portion of the low voltage region after applying the photoresist layer on the high voltage region, removing the photoresist layer on the upper portion of the high voltage region, and performing a well annealing process on the low voltage region; And then injecting nitrogen ions into the high voltage region, and forming a gate oxide layer by performing an oxidation process on the resultant.
본 발명은 실리콘 기판에 산소 이온주입을 적용하여 산화율을 조절하여 효과적으로 1회의 산화공정을 통해 두가지 두께 이상의 게이트 산화막을 동시에 키울 수 있으며, 게이트 산화막 형성시 NO가스로 빠른 열 산화를 적용하여 표면상의 당글링 밴드(Dangling Bond)를 질화물의 증착을 통해 상쇄시킬 수 있다.According to the present invention, oxygen ion implantation is applied to a silicon substrate to control the oxidation rate to effectively grow a gate oxide film of two or more thicknesses through one oxidation process. Dangling Bond can be offset through deposition of nitride.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 의한 멀티플 게이트 산화막 형성방법을 공정 순서에 따라 도시한 단면도이다.2A to 2F are cross-sectional views illustrating a method of forming a multiple gate oxide film according to the present invention in a process sequence.
도 2a에 도시한 바와 같이 소정의 하부구조를 가지고 있는 실리콘 기판(11) 상에 저전압영역(A)와 고전압영역(B)으로 구분되도록 필드산화막(13)을 형성하고 웰 형성공정을 실시한후 웰 어닐 공정을 진행한다.As shown in FIG. 2A, a field oxide layer 13 is formed on a silicon substrate 11 having a predetermined substructure to be divided into a low voltage region A and a high voltage region B, and a well forming process is performed. The annealing process is performed.
이때 상기 필드산화막(13) 형성과 이온주입을 통한 웰 형성공정은 LOCOS(Local Oxidation of Silicon) 또는 STI(Shallow Trench Isolation)방법으로 실시한다.At this time, the well-forming process by forming the field oxide layer 13 and ion implantation is performed by LOCOS (Local Oxidation of Silicon) or STI (Shallow Trench Isolation) method.
또한 상기 웰 어닐 공정 시 950℃에서 30분 동안 질소 분위기에서 실시하여 피웰과 엔웰을 형성한다. (피웰과 엔웰은 미도시함)In addition, the well annealing process is carried out in a nitrogen atmosphere for 30 minutes at 950 ℃ to form a pewell and enwell. (Piewell and Enwell not shown)
이어서 도 2b에 도시한 바와 같이 상기 결과물 상에서 고전압영역(B) 상부에 감광막(15)을 도포한 후 저전압영역(A) 상부에 산소이온(17)을 주입한다.Subsequently, as illustrated in FIG. 2B, the photoresist film 15 is coated on the resultant high voltage region B, and then oxygen ions 17 are injected onto the low voltage region A. FIG.
여기서 상기 산소이온(17) 주입시 저에너지 임플랜터(implanter)를 사용하여 5keV∼15keV 범위의 에너지로 1.0E13∼5.0E14/㎠로 도포한다.Here, the oxygen ion 17 is applied at 1.0E13 to 5.0E14 / cm 2 with an energy in the range of 5keV to 15keV using a low energy implanter.
도 2c에 도시한 바와 같이 상기 고전압영역(B) 상부의 감광막(17)을 제거한다. 이때 상기 저전압영역(A) 실리콘 기판(11) 표면에 산소이온층(17a)이 생성된다.As shown in FIG. 2C, the photosensitive layer 17 on the high voltage region B is removed. At this time, an oxygen ion layer 17a is formed on the surface of the low voltage region A silicon substrate 11.
이어서 도 2d에 도시한 바와 같이 상기 저전압영역(A) 상부에 감광막(15)을 도포한 후 고전압영역(B) 상부에 질소이온(19)을 주입한다.Subsequently, as illustrated in FIG. 2D, the photosensitive film 15 is coated on the low voltage region A, and nitrogen ions 19 are implanted into the high voltage region B.
여기서 상기 질소이온(19)은 게이트 산화막 산화공정 시 산화반응 속도를 줄여주는 역할을 한다.The nitrogen ion 19 serves to reduce the oxidation reaction rate during the gate oxide film oxidation process.
도 2e에 도시한 바와 같이 상기 저전압영역(A) 상부의 감광막을 제거한다. 이때 상기 고전압영역(B) 실리콘 기판(11) 표면에 질소이온층(19a)이 생성된다.As shown in FIG. 2E, the photoresist layer on the low voltage region A is removed. At this time, the nitrogen ion layer 19a is formed on the surface of the high voltage region B silicon substrate 11.
마지막으로 도 2f에 도시한 바와 같이 상기 결과물 상에 산화공정을 실시하여 게이트 산화막(21)을 형성한다.Finally, as shown in FIG. 2F, an oxide process is performed on the resultant product to form a gate oxide film 21.
상기 산화공정 시 900∼1100℃ 범위에서 NO가스 0.5∼3ℓ의 분위기로 RTO(Rapid Thermal Oxidation)를 적용하되 950℃에서 NO가스 1slm 진행하는 것을 최적조건으로 하여 50∼60Å의 산화막을 성장시켜 저전압영역과 고전압영역의 상이한 두께의 게이트 산화막을 형성함으로써 후속공정에서 타임 딜레이(Time Delay) 없이 게이트 전극을 형성하기 위한 공정을 진행할 수 있다.In the oxidation process, RTO (Rapid Thermal Oxidation) is applied in an atmosphere of 0.5 to 3 L of NO gas in the range of 900 to 1100 ° C., but an oxide film of 50 to 60 kW is grown under optimizing conditions of 1 slm of NO gas at 950 ° C. By forming a gate oxide film having a different thickness in the high voltage region, a process for forming a gate electrode without a time delay may be performed in a subsequent process.
따라서, 본 발명에 따른 멀티플 게이트 산화막 형성방법을 이용하면 실리콘 기판에 산소 이온주입을 적용하여 산화율을 조절하여 효과적으로 1회의 산화공정을통해 두가지 두께 이상의 게이트 산화막을 동시에 키울 수 있어 공정단계를 줄일 수 있다.Therefore, by using the multiple gate oxide film forming method according to the present invention, by applying oxygen ion implantation to the silicon substrate, the oxidation rate can be controlled to effectively increase the gate oxide film of two or more thicknesses through one oxidation process, thereby reducing the process steps. .
또한, 게이트 산화막 형성시 NO가스로 빠른 열 산화를 적용하여 표면상의 당글링 밴드(Dangling Bond)를 질화물의 증착을 통해 상쇄시킬 수 있으며, 산화율을 조절 할 수 있기 때문에 산화두께량 변화에 대한 즉각적인 적용이 가능하여 시행착오 혹은 에러를 최소화 할 수 있다.In addition, when the gate oxide film is formed, rapid thermal oxidation with NO gas can be applied to offset the dangling bond on the surface through the deposition of nitride, and the oxidation rate can be controlled. This can minimize trial and error or errors.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000065042A KR100342876B1 (en) | 2000-11-02 | 2000-11-02 | Method for forming the Multiple Gate Oxide |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000065042A KR100342876B1 (en) | 2000-11-02 | 2000-11-02 | Method for forming the Multiple Gate Oxide |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020034631A KR20020034631A (en) | 2002-05-09 |
| KR100342876B1 true KR100342876B1 (en) | 2002-07-03 |
Family
ID=19697017
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000065042A KR100342876B1 (en) | 2000-11-02 | 2000-11-02 | Method for forming the Multiple Gate Oxide |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100342876B1 (en) |
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| Publication number | Publication date |
|---|---|
| KR20020034631A (en) | 2002-05-09 |
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