KR100342832B1 - Apparatus of Driving Plasma Display Panel - Google Patents
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Abstract
본 발명은 어드레스 구동부 내에 포함되는 출력 데이터 부와 데이터 드라이브 구동 집적회로 사이의 데이터 라인의 수를 줄일 수 있도록 한 플라즈마 디스플레이 패널의 구동장치에 관한 것이다.The present invention relates to a plasma display panel driving apparatus capable of reducing the number of data lines between an output data portion included in an address driver and a data drive driver integrated circuit.
본 발명의 플라즈마 디스플레이 패널의 구동장치는 입력라인으로부터 공급되는 소정 비트데이터를 소정 비트열로 비트확장하기 위한 입력 데이터부와, 어드레스전극라인을 구동시키기 위한 다수의 드라이브 구동 집적회로와, 입력 데이터부로부터 소정 비트열로 확장된 어드레스 데이터를 입력받아 어드레스전극라인에 공급할 수 있도록 표시패널에 적합한 포맷으로 변환하기 위한 적어도 하나 이상의 출력 데이터부와, 출력 데이터부들의 출력신호들 중 어느 하나를 선택하기 위한 디멀티플렉서와, 디멀티플렉서의 신호를 다수의 드라이브 구동 집적회로들 중 어느 하나에 공급하기 위한 적어도 하나 이상의 디 플립-플롭을 구비한다.The driving apparatus of the plasma display panel according to the present invention includes an input data portion for bit-extending predetermined bit data supplied from an input line into a predetermined bit string, a plurality of drive driving integrated circuits for driving an address electrode line, and an input data portion. At least one output data unit for converting the address data extended in a predetermined bit string into a format suitable for a display panel so as to be supplied to the address electrode lines, and for selecting any one of output signals of the output data units. And a demultiplexer and at least one de flip-flop for supplying a signal of the demultiplexer to any one of a plurality of drive driver integrated circuits.
본 발명에 의하면, 출력 데이터부와 데이터 드라이브 구동 집적회로 사이에 디멀티플렉서 및 D 플립-플롭을 설치하여 데이터라인의 수를 절반으로 줄일 수 있다.According to the present invention, a demultiplexer and a D flip-flop may be provided between the output data unit and the data drive driver integrated circuit, thereby reducing the number of data lines by half.
Description
본 발명은 플라즈마 디스플레이 패널의 구동장치에 관한 것으로, 특히 어드레스 구동부 내에 포함되는 출력 데이터부와 데이터 드라이브 구동 집적회로 사이의 데이터 라인의 수를 줄일 수 있도록 한 플라즈마 디스플레이 패널의 구동장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving device of a plasma display panel, and more particularly to a driving device of a plasma display panel to reduce the number of data lines between an output data unit included in an address driver and a data drive driving integrated circuit.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.Plasma Display Panel (hereinafter referred to as "PDP") is a display device using visible light generated from a phosphor when ultraviolet light generated by gas discharge excites the phosphor. PDP is thinner and lighter than Cathode Ray Tube (CRT), which has been the mainstay of display means, and has the advantage of being able to realize high definition large screen. PDP is composed of a plurality of discharge cells arranged in a matrix form, one discharge cell constitutes a pixel of the screen.
도 1은 종래의 교류 면방전 PDP를 나타내는 사시도이다.1 is a perspective view showing a conventional AC surface discharge PDP.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.Referring to FIG. 1, a discharge cell of a three-electrode AC surface discharge type PDP is formed on a scan / sustain electrode 12Y and a common sustain electrode 12Z formed on an upper substrate 10, and a lower substrate 18. An address electrode 20X is provided. The upper dielectric layer 14 and the passivation layer 16 are stacked on the upper substrate 10 having the scan / sustain electrode 12Y and the common sustain electrode 12Z side by side. In the upper dielectric layer 14, wall charges generated during plasma discharge are accumulated. The protective layer 16 prevents damage to the upper dielectric layer 14 due to sputtering generated during plasma discharge and increases emission efficiency of secondary electrons. As the protective film 16, magnesium oxide (MgO) is usually used. The lower dielectric layer 22 and the partition wall 24 are formed on the lower substrate 18 on which the address electrode 20X is formed, and the phosphor 26 is coated on the surfaces of the lower dielectric layer 22 and the partition wall 24. The address electrode 20X is formed in the direction crossing the scan / sustain electrode 12Y and the common sustain electrode 12Z. The partition wall 24 is formed in parallel with the address electrode 20X to prevent ultraviolet rays and visible light generated by the discharge from leaking to the adjacent discharge cells. The phosphor 26 is excited by ultraviolet rays generated during plasma discharge to generate visible light of any one of red, green, and blue. Inert gas for gas discharge is injected into the discharge space provided between the upper and lower substrates 10 and 18 and the partition wall 24.
도 2를 참조하면, 종래의 교류 면방전형 PDP의 구동장치는 m×n 개의 방전셀들(1)이 주사/서스테인전극라인들(Y1내지Ym), 공통서스테인전극라인들(Z1내지Zm) 및 어드레스전극라인들(X1내지Xn)과 접속되게끔 매트릭스 형태로 배치된 PDP(30)와, 주사/서스테인전극라인들(Y1내지Ym)을 구동하기 위한 주사/서스테인 구동부(32)와, 공통서스테인전극라인들(Z1내지Zm)을 구동하기 위한 공통서스테인구동부(34)와, 기수번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)과 우수번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)을 분할 구동하기 위한 제 1 및 제 2 어드레스 구동부(36A,36B)를 구비한다. 주사/서스테인 구동부(32)는 주사/서스테인전극라인들(Y1내지Ym)에 스캔펄스와 서스테인펄스를 순차적으로 공급하여 방전셀들(1)이 라인 단위로 순차적으로 주사되게 함과 아울러 m×n 개의 방전셀들(1) 각각에서의 방전이 지속되게 한다. 공통서스테인 구동부(34)는 공통서스테인전극라인들(Z1내지Zm) 모두에 서스테인 펄스를 공급하게 된다. 제 1 및 제 2 어드레스 구동부(36A,36B)는 스캔펄스에 동기되게끔 어드레스 데이터를 어드레스전극라인들(X1내지Xn)에 공급하게 된다. 제 1 어드레스 구동부(36A)는 기수번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)에 어드레스 데이터를 공급하고 제 2 어드레스 구동부(36B)는 우수번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)에 어드레스 데이터를 공급한다.Referring to FIG. 2, a conventional AC surface discharge type PDP driving apparatus includes m / n discharge cells 1 having scan / sustain electrode lines Y1 to Ym, common sustain electrode lines Z1 to Zm, and A PDP 30 arranged in a matrix so as to be connected to the address electrode lines X1 to Xn, a scan / sustain driver 32 for driving the scan / sustain electrode lines Y1 to Ym, and a common sustain; The common sustain driver 34 for driving the electrode lines Z1 to Zm, the odd-numbered address electrode lines X1, X3, ..., Xn-3 and Xn-1 and the even-numbered address electrode lines X2. First and second address drivers 36A and 36B for dividing and driving .X4, ..., Xn-2, Xn are provided. The scan / sustain driver 32 sequentially supplies scan pulses and sustain pulses to the scan / sustain electrode lines Y1 to Ym so that the discharge cells 1 are sequentially scanned in line units, and m × n The discharge in each of the four discharge cells 1 is continued. The common sustain driver 34 supplies a sustain pulse to all of the common sustain electrode lines Z1 to Zm. The first and second address drivers 36A and 36B supply address data to the address electrode lines X1 through Xn in synchronization with the scan pulse. The first address driver 36A supplies address data to the odd-numbered address electrode lines X1, X3, ..., Xn-3, Xn-1, and the second address driver 36B supplies even-numbered address electrode lines ( Address data is supplied to X2, X4, ..., Xn-2, Xn).
이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67㎳)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드별(SF1내지SF8) 각각은 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.The three-electrode AC surface discharge type PDP is driven by dividing one frame into several subfields having different discharge times in order to express gray levels of an image. Each subfield is further divided into a reset period for uniformly discharging the discharge, an address period for selecting the discharge cells, and a sustain period for expressing the gray scale according to the number of discharges. For example, when the image is to be displayed with 256 gray levels, the frame period (16.67 ms) corresponding to 1/60 second is divided into eight subfields SF1 to SF8. In addition, each of the eight subfields SF1 to SF8 is divided into an address period and a sustain period. Here, the reset period and the address period of each subfield are the same for each subfield, while the sustain period increases at a rate of 2n (n = 0,1,2,3,4,5,6,7) in each subfield. do.
이러한 PDP의 어드레스 구동부(36)는 도 3과 같이 다수개의 입력 데이터부(40), 출력 데이터부(42) 및 데이터 드라이브 IC(Integrated Circuit)(44)로 구성된다.The address driver 36 of the PDP includes a plurality of input data units 40, an output data unit 42, and a data drive integrated circuit (IC) 44 as shown in FIG.
도 3을 참조하면, 종래의 어드레스 구동부(36)는 도시되지 않은 어드레스 데이터 공급부로부터 입력되는 소정 비트(J bit)의 어드레스 데이터를 좌 또는 우로 시프트 시켜 소정 비트(J×k)의 어드레스 데이터를 생성하기 위한 입력 데이터부들(40)과, 입력 데이터부들(40)로부터 입력되는 소정 비트(J×k)의 어드레스 데이터를 데이터 드라이브 IC들(44)로 공급할 수 있도록 소정 포맷으로 변환시키기 위한 출력 데이터부들(42)과, 출력 데이터부들(42)로부터 공급되는 어드레스 데이터를 어드레스전극라인들(X)에 공급하는 데이터 드라이브 IC들(44)을 구비한다.Referring to FIG. 3, the conventional address driver 36 shifts address data of a predetermined bit (J bit) left or right input from an address data supply unit (not shown) to generate address data of a predetermined bit (J × k). Input data portions 40 for outputting and output data portions for converting address data of a predetermined bit (J × k) input from the input data portions 40 into a predetermined format so that the data can be supplied to the data drive ICs 44. 42 and data drive ICs 44 for supplying address data supplied from the output data sections 42 to the address electrode lines X.
동작과정을 상세히 설명하면, 입력 데이터부들(40)은 어드레스 데이터 공급부로부터 소정 비트(J bit)의 어드레스 데이터를 공급받는다. 통상 어드레스 데이터 공급부로부터 입력 데이터부들(40)로 공급되는 소정 비트(J bit)는 4 bit 이다. 어드레스 데이터 공급부로부터 입력 데이터부들(40)로 소정 비트(J bit)의 어드레스 데이터가 공급된 후 제 1 제어선에 클럭 신호가 입력된다. 입력 데이터부들(40)은 제 1 제어선에 입력되는 클럭신호(K)에 동기되어 어드레스 데이터 공급부로부터 공급된 소정 비트(J bit) 어드레스 데이터를 좌 또는 우로 쉬프트시킨다. 이와 같은 과정을 반복하여 입력 데이터부들(40)에 소정 비트(J×K bit)의 어드레스 데이터가 생성된다. 통상 입력 데이터부들(40)에 생성되는 소정 비트(J×K)의 어드레스 데이터는 64 비트이다. 입력 데이터부들(40)에 64 비트 어드레스 데이터가 생성된 후 제 2 제어선에 클럭신호가 입력된다. 제 2 제어선에 클럭신호가 입력되면 입력 데이터부들(40)에서 생성된 어드레스 데이터가 출력 데이터부들(42)에 공급된다. 출력 데이터부들(42)은 어드레스 데이터를 데이터 드라이브 IC들(44)에 공급할 수 있는 소정 포맷으로 변환하여 저장한다. 이후 출력 데이터부들(42)은 좌 또는 우로 쉬프트 되면서 데이터 라인(DL)을 통해 어드레스 데이터들을 4 비트씩 데이터 드라이브 IC들(44)로 공급한다. 데이터 드라이브 IC들(44)은 64 비트의 어드레스 데이터가 공급된 후 제 3 제어선에 클럭신호가 공급된다. 제 3 제어선에 클럭신호가 공급되면 데이터 드라이브 IC들(44)은 어드레스 데이터를 어드레스전극라인들(X)에 공급한다.In detail, the input data units 40 receive the address data of a predetermined bit (J bit) from the address data supply unit. Normally, the predetermined bit (J bit) supplied from the address data supply unit to the input data units 40 is 4 bits. After the address data of the predetermined bit (J bit) is supplied from the address data supply unit to the input data units 40, a clock signal is input to the first control line. The input data units 40 shift left or right predetermined bit (J bit) address data supplied from the address data supply unit in synchronization with the clock signal K input to the first control line. This process is repeated to generate address data of a predetermined bit (JxK bits) in the input data units 40. Usually, the address data of the predetermined bit (JxK) generated in the input data sections 40 is 64 bits. After the 64-bit address data is generated in the input data parts 40, the clock signal is input to the second control line. When the clock signal is input to the second control line, the address data generated by the input data units 40 is supplied to the output data units 42. The output data sections 42 convert the address data into a predetermined format that can be supplied to the data drive ICs 44 and store them. Thereafter, the output data parts 42 are shifted left or right and supply address data to the data drive ICs 44 by 4 bits through the data line DL. The data drive ICs 44 are supplied with clock signals to the third control line after 64-bit address data is supplied. When the clock signal is supplied to the third control line, the data drive ICs 44 supply address data to the address electrode lines X.
하지만, 이와 같은 종래의 어드레스 구동부는 출력 데이터부(40)로부터 데이터 드라이브 IC(44)로 데이터를 공급하기 위하여 다수개의 데이터라인(DL)이 사용된다. 이러한 다수개의 데이터라인(DL)은 전기적으로 간섭을 받지 않도록 소정간격을 유지해야 한다. 따라서, 어드레스 구동회로보드가 소정크기 이하로 줄어들지 못한다. 특히, PDP가 고해상도로 갈수록 데이터라인(DL)의 수는 증가하게 된다.However, such a conventional address driver uses a plurality of data lines DL to supply data from the output data unit 40 to the data drive IC 44. The plurality of data lines DL must be kept at a predetermined interval so as not to be electrically interrupted. Therefore, the address driving circuit board cannot be reduced below a predetermined size. In particular, as the PDP becomes higher in resolution, the number of data lines DL increases.
따라서, 본 발명의 목적은 어드레스 구동부 내에 포함되는 출력 데이터부와데이터 드라이브 구동 집적회로 사이의 데이터 라인의 수를 줄일 수 있도록 한 플라즈마 디스플레이 패널의 구동장치에 관한 것이다.Accordingly, an object of the present invention is to provide a driving apparatus of a plasma display panel which can reduce the number of data lines between an output data portion and a data drive driving integrated circuit included in an address driver.
도 1은 종래의 교류 면방전 PDP의 방전셀 구조를 도시한 사시도.1 is a perspective view showing a discharge cell structure of a conventional AC surface discharge PDP.
도 2는 도 1에 도시된 방전셀들이 매트릭스 형태로 배치된 PDP 및 그 구동부를 나타내는 블록도.FIG. 2 is a block diagram illustrating a PDP and a driving unit thereof in which discharge cells shown in FIG. 1 are arranged in a matrix form; FIG.
도 3은 도 2에 도시된 종래의 어드레스 구동부를 나타내는 도면.3 is a view showing a conventional address driver shown in FIG.
도 4는 본 발명의 어드레스 구동부를 나타내는 도면.4 is a diagram showing an address driver of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
1: 방전셀 10 : 상부기판1: discharge cell 10: upper substrate
12Z : 공통서스테인전극 12Y : 주사/서스테인전극12Z: common sustain electrode 12Y: scan / sustain electrode
14,22 : 유전체층 16 : 보호막14,22 dielectric layer 16: protective film
18 : 하부기판 20X : 어드레스전극18: lower substrate 20X: address electrode
24 : 격벽 26 : 형광체24: partition 26: phosphor
30 : PDP 32 : 주사/서스테인 구동부30: PDP 32: scan / sustain drive unit
34 : 공통서스테인 구동부 36A,36B : 어드레스 구동부34: common sustain driver 36A, 36B: address driver
40,46 : 입력 데이터부 42,48,49 : 출력 데이터부40,46: input data section 42,48,49: output data section
44,50,51 : 데이터 드라이브 구동 집적회로44,50,51: Data Drive Driver Integrated Circuit
52 : 디멀티플렉서 54,55 : D 플립-플롭52: demultiplexer 54,55: D flip-flop
56 : 인버터 58 : 선택 신호 발생부56: inverter 58: selection signal generator
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 구동장치는 입력라인으로부터 공급되는 소정 비트데이터를 소정 비트열로 비트확장하기 위한 입력 데이터부와, 어드레스전극라인을 구동시키기 위한 다수의 드라이브 구동 집적회로와, 입력 데이터부로부터 소정 비트열로 확장된 어드레스 데이터를 입력받아 어드레스전극라인에 공급할 수 있도록 표시패널에 적합한 포맷으로 변환하기 위한 적어도 하나 이상의 출력 데이터부와, 출력 데이터부들의 출력신호들 중 어느 하나를 선택하기 위한 디멀티플렉서와, 디멀티플렉서의 신호를 다수의 드라이브 구동 집적회로들 중 어느 하나에 공급하기 위한 적어도 하나 이상의 디 플립-플롭을 구비한다.In order to achieve the above object, a driving apparatus of a plasma display panel according to the present invention includes an input data unit for bit-extending predetermined bit data supplied from an input line into a predetermined bit string, and a plurality of drive driving integrated devices for driving an address electrode line. A circuit, at least one output data portion for converting the address data extended in a predetermined bit string from the input data portion into a format suitable for a display panel so as to be supplied to the address electrode line, and among the output signals of the output data portions A demultiplexer for selecting any one and at least one de- flip-flop for supplying a signal of the demultiplexer to any one of a plurality of drive driver integrated circuits.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.
이하, 도 4를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, a preferred embodiment of the present invention will be described with reference to FIG. 4.
도 4는 본 발명의 어드레스 구동부를 나타내는 도면이다.4 is a diagram illustrating an address driver of the present invention.
도 4를 참조하면, 본 발명의 어드레스 구동부(36)는 어드레스 데이터 구동부로부터 입력되는 소정 비트(J bit)의 어드레스 데이터를 좌 또는 우로 시프트 시켜소정 비트(J×K)의 어드레스 데이터를 생성하기 위한 입력 데이터부들(46)과, 입력 데이터부들(46)로부터 입력되는 소정 비트(J×K)의 어드레스 데이터를 데이터 드라이브 IC들(50,51)로 공급할 수 있도록 소정 포맷으로 변환시키기 위한 출력 데이터부들(48,49)과, 2개의 출력 데이터부들(48,49)의 출력라인을 하나의 데이터 라인(DL)과 접속시키기 위한 디멀티플렉서들(52)과, 하나의 데이터 라인(DL)과 접속되어 2개의 출력 데이터부들(48,49)로부터 출력된 어드레스 데이터를 2개의 데이터 드라이브 IC들(50,51)로 공급하기 위한 D 플립-플롭들(Flip-flop)(54,55)과, D 플립-플롭들(54,55)로부터 공급되는 어드레스 데이터를 어드레스전극라인들(X)로 공급하기 위한 데이터 드라이브 IC들(50,51)을 구비한다.Referring to FIG. 4, the address driver 36 of the present invention shifts the address data of a predetermined bit (J bit) to the left or right from the address data driver to generate the address data of the predetermined bit (J × K). Output data sections for converting the input data sections 46 and address data of a predetermined bit (J × K) input from the input data sections 46 into a predetermined format so that they can be supplied to the data drive ICs 50 and 51. (48,49), demultiplexers 52 for connecting the output lines of the two output data parts 48,49 with one data line DL, and one data line DL, D flip-flops 54 and 55 and D flip-off for supplying address data output from the two output data sections 48 and 49 to the two data drive ICs 50 and 51. The address data supplied from the flops 54, 55 Data drive ICs 50 and 51 for supplying the address electrode lines X are provided.
디멀티플렉서들(52)은 선택 신호 발생부(58)로부터 입력되는 부논리(0) 또는 정논리(1)의 신호에 응답하여 2개의 출력 데이터부들(48,49)로부터 입력되는 어드레스 데이터 중 어느 하나를 데이터 라인(DL)으로 공급한다. D 플립-플롭들(54,55)은 선택 신호 발생부(58) 및 인버터(56)로부터 입력되는 부논리 또는 정논리의 신호에 응답하여 데이터라인(DL)으로 공급되는 어드레스 데이터를 2개의 데이터 드라이브 IC들(50,51) 중 어느 하나로 공급한다.The demultiplexers 52 are either one of the address data input from the two output data parts 48 and 49 in response to the signal of the negative logic 0 or the positive logic 1 input from the selection signal generator 58. Is supplied to the data line DL. The D flip-flops 54 and 55 receive two pieces of address data supplied to the data line DL in response to a negative or positive logic signal input from the selection signal generator 58 and the inverter 56. One of the drive ICs 50 and 51 is supplied.
동작과정을 상세히 설명하면, 먼저 입력 데이터부들(46)은 어드레스 데이터 공급부로부터 소정 비트(J bit)의 어드레스 데이터를 공급받는다. 통상 어드레스 데이터 공급부로부터 입력 데이터부들(46)로 공급되는 소정 비트(J bit)는 4 비트이다. 어드레스 데이터 공급부로부터 입력 데이터부들(46)로 소정 비트(J bit)의 어드레스 데이터가 공급된 후 제 1 제어선에 클럭신호(k)가 입력된다. 입력 데이터부들(46)은 제 1 제어선에 입력되는 클럭신호(k)에 동기되어 어드레스 데이터 공급부로부터 공급된 소정 비트(J bit)의 어드레스 데이터를 좌 또는 우로 쉬프트 시킨다. 이와 같은 과정을 반복하여 입력 데이터부들(46)에 소정 비트(J×K bit)의 어드레스 데이터가 생성된다. 통상 입력 데이터부들(46)에 생성되는 소정 비트(J×K)의 어드레스 데이터는 64 비트이다. 입력 데이터부들(46)에 64 비트의 어드레스 데이터가 생성된 후 제 2 제어선에 클럭신호가 입력된다. 제 2 제어선에 클럭신호가 입력되면 입력 데이터부들(46)에서 생성된 어드레스 데이터가 출력 데이터부들(48,49)로 공급된다. 출력 데이터부들(48,49)은 어드레스 데이터를 데이터 드라이브 IC들(50,51)에 공급할 수 있도록 소정 포맷으로 변환하여 저장한다. 이후 선택 신호 발생부(58)로부터 부논리의 신호가 디멀티플렉서들(52), 인버터(56) 및 제 2 D 플립-플롭들(55)로 공급된다. 디멀티플렉서들(52)은 부논리의 신호가 입력되면 제 1 출력 데이터부들(48)에 저장된 어드레스 데이터를 4 비트씩 데이터 라인들(DL)에 공급한다. 선택 신호 발생부(58)로부터 인버터(56)에 공급된 부논리 신호는 정논리 신호로 반전되어 제 1 D 플립-플롭들(54)로 공급된다. 즉, 제 1 D 플립-플롭들(54)에는 정논리의 신호가 입력되고, 제 2 D 플립-플롭들(55)에는 부논리의 신호가 입력된다. 따라서, 데이터라인들(DL)로 공급된 4 비트의 어드레스 데이터는 제 1 D 플립-플롭들(54)을 통해 제 1 데이터 드라이브 IC들(50)로 공급된다. 제 1 데이터 드라이브 IC들(50)로 4 비트의 어드레스 데이터가 공급된 후 선택 신호 발생부(58)로부터 정논리의 신호가 디멀티플렉서들(52), 제 2 D 플립-플롭들(55) 및 인버터(56)로 공급된다. 디멀티플렉서들(52)은 정논리의 신호가 입력되면 제 2 출력데이터부들(49)에 저장된 어드레스 데이터를 4 비트씩 데이터라인들(DL)에 공급한다. 선택 신호 발생부(58)로부터 인버터(56)에 공급된 정논리 신호는 부논리 신호로 반전되어 제 1 D 플립-플롭들(54)로 공급된다. 즉, 제 1 D 플립-플롭들(54)에는 부논리의 신호가 입력되고, 제 2 D 플립-플롭들(55)에는 정논리의 신호가 입력된다. 따라서, 데이터라인들(DL)로 공급된 4 비트의 어드레스 데이터는 제 2 D 플립-플롭들(55)을 통해 제 2 데이터 드라이브 IC들(51)로 공급된다. 이와 같은 과정을 거쳐 데이터 드라이브 IC들(50,51)로 64 비트의 어드레스 데이터가 공급된다. 데이터 드라이브 IC들(50,51)로 64 비트의 어드레스 데이터가 공급된 후 제 3 제어선에 클럭신호가 공급된다. 제 3 제어선에 클럭신호가 공급되면 데이터 드라이브 IC들(50,51)은 64 비트의 어드레스 데이터를 어드레스전극라인들(X)에 공급한다.The operation process will be described in detail. First, the input data units 46 are supplied with address data of a predetermined bit (J bit) from the address data supply unit. Normally, the predetermined bit (J bit) supplied from the address data supply part to the input data parts 46 is 4 bits. After the address data of the predetermined bit (J bit) is supplied from the address data supply unit to the input data units 46, the clock signal k is input to the first control line. The input data units 46 shift left or right the address data of a predetermined bit J bit supplied from the address data supply unit in synchronization with the clock signal k input to the first control line. This process is repeated to generate address data of a predetermined bit (JxK bits) in the input data units 46. Usually, the address data of the predetermined bit (JxK) generated in the input data sections 46 is 64 bits. After 64-bit address data is generated in the input data parts 46, a clock signal is input to the second control line. When the clock signal is input to the second control line, address data generated by the input data units 46 is supplied to the output data units 48 and 49. The output data parts 48 and 49 convert and store address data in a predetermined format so that the address data can be supplied to the data drive ICs 50 and 51. The negative logic signal is then supplied from the selection signal generator 58 to the demultiplexers 52, the inverter 56, and the second D flip-flops 55. The demultiplexers 52 supply address data stored in the first output data units 48 to the data lines DL by 4 bits when a negative logic signal is input. The negative logic signal supplied from the selection signal generator 58 to the inverter 56 is inverted into a positive logic signal and supplied to the first D flip-flops 54. That is, a positive logic signal is input to the first D flip-flops 54, and a negative logic signal is input to the second D flip-flops 55. Thus, the 4-bit address data supplied to the data lines DL is supplied to the first data drive ICs 50 through the first D flip-flops 54. After four bits of address data are supplied to the first data drive ICs 50, a positive logic signal from the selection signal generator 58 is demultiplexers 52, the second D flip-flops 55, and an inverter. Supplied to 56. When the positive multiplexer 52 receives a positive logic signal, the demultiplexers 52 supply address data stored in the second output data units 49 to the data lines DL by 4 bits. The positive logic signal supplied from the selection signal generator 58 to the inverter 56 is inverted into a negative logic signal and supplied to the first D flip-flops 54. That is, a negative logic signal is input to the first D flip-flops 54, and a positive logic signal is input to the second D flip-flops 55. Thus, 4-bit address data supplied to the data lines DL is supplied to the second data drive ICs 51 through the second D flip-flops 55. Through this process, 64-bit address data is supplied to the data drive ICs 50 and 51. After the 64-bit address data is supplied to the data drive ICs 50 and 51, the clock signal is supplied to the third control line. When the clock signal is supplied to the third control line, the data drive ICs 50 and 51 supply 64-bit address data to the address electrode lines X.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치에 의하면 출력 데이터부와 데이터 드라이브 구동 집적회로 사이에 디멀티플렉서 및 D 플립-플롭을 설치하여 데이터라인의 수를 절반으로 줄일 수 있다. 따라서, 어드레스 구동 회로보드의 크기를 최소화 할 수 있다.As described above, according to the driving apparatus of the plasma display panel according to the present invention, the number of data lines can be reduced by half by providing a demultiplexer and a D flip-flop between the output data unit and the data drive driving integrated circuit. Therefore, the size of the address driving circuit board can be minimized.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
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