KR100340913B1 - Fuse region in semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 2
- 238000005520 cutting process Methods 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 3
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 72
- 239000011229 interlayer Substances 0.000 description 22
- 238000001259 photo etching Methods 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
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Abstract
본 발명은 반도체장치의 퓨즈부의 구조에 관한 것으로, SOG 도포시 퓨즈부내의 표면단차를 줄여 퓨즈부의 컷팅작업을 원활하게 진행하기 위하여, 반도체기판 상부에 다수개가 배열되어 있는 퓨즈전극라인과, 상기 다수개의 퓨즈전극라인들을 둘러싸되, 다중층의 금속배선층이 한 겹으로 형성되어 있어서 상기 퓨즈전극라인들 중 끝단에 위치하는 퓨즈전극라인과는 소정의 간격을 확보하도록 형성되는 퓨즈가아드링부를 포함하는 반도체장치의 퓨즈부의 구조를 제공하며, 퓨즈가아드링부의 형상을 개선시켜 끝단의 퓨즈전극라인과 퓨즈가아드링의 간격을 충분히 확보함으로써, SOG 도포시 퓨즈전극라인 상부인 퓨즈부 내부의 절연막 표면단차를 줄여 퓨즈전극을 컷팅하는 퓨즈부의 컷팅작업을 원활하게 진행할 수 있는 효과가 있다.The present invention relates to a structure of a fuse part of a semiconductor device, and in order to smoothly cut the fuse part by reducing the surface step in the fuse part during SOG coating, a plurality of fuse electrode lines are arranged on the upper part of the semiconductor substrate, A fuse formed around the two fuse electrode lines, the metal wiring layer being formed in one layer, and having a predetermined distance from a fuse electrode line positioned at an end of the fuse electrode lines. The structure of the fuse part of the semiconductor device is provided, and the fuse improves the shape of the ad ring part to sufficiently secure the gap between the fuse electrode line at the end and the fuse ring. Thus, when the SOG is applied, the insulating film surface inside the fuse part that is above the fuse electrode line. There is an effect that the cutting operation of the fuse unit for cutting the fuse electrode can be smoothly reduced by reducing the step.
Description
본 발명은 반도체장치의 퓨즈(fuse)부의 구조에 관한 것으로 특히, 반도체소자의 제조에 있어서 팹(FAB) 공정중 발생하는 불량부위를 수리하기 위하여 통상적으로 메모리 소자와 리던던시 소자를 연결하는 퓨즈부의 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a fuse part of a semiconductor device. In particular, in order to repair a defective part that occurs during a FAB process in manufacturing a semiconductor device, a fuse part that connects a memory element and a redundancy element is typically used. It is about.
퓨즈부는 소자 테스트 작업 이후에 레이저를 이용한 절단등을 통하여 불량 메모리 소자와의 연결을 절단시키고, 리던던시(redundancy) 소자를 작동하게 하는 제품의 수리작업을 돕는다.After the device test operation, the fuse unit cuts the connection with the bad memory device through laser cutting and the like, and helps repair the product to operate the redundancy device.
도 1과 도 2는 종래 기술에 따른 퓨즈부를 설명하기 위한 도면으로, 도 1는 퓨즈부의 개략적인 평면구조를 나타낸 것이고, 도 2는 퓨즈부의 퓨즈가아드링(fuse guardring)부의 개략적인 단면구조를 나타낸 것이다.1 and 2 are views for explaining a fuse unit according to the prior art, Figure 1 shows a schematic plan structure of the fuse unit, Figure 2 is a schematic cross-sectional structure of the fuse guard ring portion of the fuse portion It is shown.
퓨즈부는 그 평면도인 도 1에 보인 바와 같이, 다수개의 퓨즈전극라인(F1,F2,F3,…,FN) 이 배열되어 있고, 다수개의 퓨즈전극라인(F1,F2,F3,…,FN)의 주변을 퓨즈가아드링(10)이 둘러싸고 있다.As shown in FIG. 1, which is a plan view, a plurality of fuse electrode lines F1, F2, F3, ..., FN are arranged, and a plurality of fuse electrode lines F1, F2, F3, ..., FN are arranged. The fuse ring 10 surrounds the periphery.
퓨즈가아드링(10)은 상호 접촉되어 있는 다중층의 금속층과 이 금속층들 사이에 각각 개재되는 층간절연층들이 순차적으로 적층되어 있는 단면구조를 가지고 있다.The fuse guard ring 10 has a cross-sectional structure in which multiple metal layers in contact with each other and interlayer insulating layers interposed therebetween are sequentially stacked.
퓨즈가아드링(R의 금속층은 퓨즈전극라인(F1,F2,F3,…,FN)을 덮는 절연막의 상부에 위치하면서 다수개의 퓨즈전극라인들(F1,F2,F3,…,FN)을 둘러싸고 있다.The metal layer of the fuse guard ring R is positioned on the insulating film covering the fuse electrode lines F1, F2, F3, ..., FN and surrounds the plurality of fuse electrode lines F1, F2, F3, ..., FN. have.
퓨즈가아드링(10)은 다중층의 금속층이 존재하지만, 퓨즈가아드링(10)과 중첩되지 않은 퓨즈전극부분 즉, 퓨즈부의 내부에는 금속층 사이에 개재된 층간절연층들이 존재하고 있다. 그래서, 퓨즈부의 퓨즈가아드링(10)과 퓨즈가아드링(10)이 둘러싸고 있는 내부영역인 퓨즈부의 내부(A)는 퓨즈가아드링의 적층된 금속층의 두깨만큼의 단차를 가지고 있다고 할 수 있다.The fuse guard ring 10 has a multi-layered metal layer, but there are interlayer insulating layers interposed between the metal layers in the fuse electrode portion that is not overlapped with the fuse guard ring 10. Therefore, the inside of the fuse part A, which is an inner region surrounded by the fuse-aid ring 10 and the fuse-aid ring 10, may be said to have a step equivalent to the thickness of the laminated metal layer of the lead ring. have.
퓨즈가아드링의 단면구조를 나타낸 도 2를 참조하여 퓨즈가아드링의 제조를 설명하면 다음과 같다.Referring to Figure 2 showing the cross-sectional structure of the fuse guard ring, the manufacture of the fuse guard ring is as follows.
반도체기판(100) 상부에 제 1 절연막(11)을 형성하고, 그 상부에 다결정 실리콘으로 이루어진 버퍼층(12)을 형성하고, 그 상부에 제 2 절연막(13)을 형성한다.A first insulating film 11 is formed on the semiconductor substrate 100, a buffer layer 12 made of polycrystalline silicon is formed on the semiconductor substrate 100, and a second insulating film 13 is formed on the semiconductor substrate 100.
그 다음, 제 2 절연막(13)을 사진식각하여 버퍼층(12)의 일부를 노출시킨 다음, 제 2 절연막(13) 상에 버퍼층(12)에 연결되는 제 1 금속층(M1)을 형성한다.Next, a portion of the buffer layer 12 is exposed by photo etching the second insulating layer 13, and then a first metal layer M1 connected to the buffer layer 12 is formed on the second insulating layer 13.
그 다음, 제 1 금속층(M1)을 포함하는 기판의 노출된 전면을 덮는 제 1 층간절연층(14)을 형성한다.Next, a first interlayer insulating layer 14 covering the exposed front surface of the substrate including the first metal layer M1 is formed.
이어서, 제 1 층간절연층(14)을 사진식각하여 제 1 금속층(M1)의 일부를 노출시킨 다음, 제 1 금속층(M1)에 연결되는 제 2 금속층(M2)을 형성한다.Subsequently, a portion of the first metal layer M1 is exposed by photo etching the first interlayer insulating layer 14, and then a second metal layer M2 connected to the first metal layer M1 is formed.
그 다음, 제 2 금속층(M2)을 포함하는 기판의 노출된 전면을 덮는 제 2 층간절연층(15)을 형성한다. 이어서, 제 2 층간절연층(15)을 사진식각하여 제 2 금속층(M2)의 일부를 노출시킨 다음, 제 2 금속층(M2)에 연결되는 제 3 금속층(M3)을 형성한다.Next, a second interlayer insulating layer 15 covering the exposed front surface of the substrate including the second metal layer M2 is formed. Subsequently, a portion of the second metal layer M2 is exposed by photo etching the second interlayer insulating layer 15, and then a third metal layer M3 connected to the second metal layer M2 is formed.
그 다음, 제 3 금속층(M3)을 덮는 제 3 층간절연층(16)을 형성한다.Next, a third interlayer insulating layer 16 covering the third metal layer M3 is formed.
상기에서 제 1 층간절연층(14)과 제 2 층간절연층(15)은 TEOS막, SOG막, TEOS막등을 순차적으로 적층하여 형성한다.In the above description, the first interlayer insulating layer 14 and the second interlayer insulating layer 15 are formed by sequentially stacking a TEOS film, an SOG film, and a TEOS film.
그런데, 상술한 바와 같은 종래 기술에 따른 반도체장치의 퓨즈부의 구조에서는 퓨즈부의 끝단의 끝단퓨즈전극라인(F1)(FN)과 그에 이웃하는 퓨즈가아드링(10)의 간격(d1)이 극히 작다. 이는 퓨즈부의 평면도에 보인 바와 같이, 퓨즈가아드링(10)이 여분의 공간을 남기지 않고 퓨즈전극라인들(F1,F2,F3,…,FN)을 둘러싸는 형상으로 형성되기 때문이다. 또한, 퓨즈가아드링(10)은 이중겹의 금속층으로 형성되어 있어서 퓨즈부에서 큰 면적을 차지하고 있다. 그래서, 퓨즈부의 끝단퓨즈전극라인(F1)(FN)과 퓨즈가아드링(10)의 간격을 충분히However, in the structure of the fuse part of the semiconductor device according to the related art as described above, the distance d1 between the end fuse electrode lines F1 (FN) at the end of the fuse part and the neighboring fuse guard ring 10 is extremely small. . This is because, as shown in the plan view of the fuse unit, the fuse ring 10 is formed in a shape surrounding the fuse electrode lines F1, F2, F3, ..., FN without leaving an extra space. Further, the fuse guard ring 10 is formed of a double layer metal layer and occupies a large area in the fuse section. Thus, the gap between the fuse electrode line F1 (FN) and the fuse-ad ring 10 at the end of the fuse part is sufficient.
확보할 수 없다.It cannot be secured.
이와 같은 퓨즈가아드링과 퓨즈전극의 간격 미확보로 인하여, SOG막 도포시, 스핀(SPIN)에 의한 원심력에 의해 끝단퓨즈전극(F1)(FN)에 SOG가 쌓이게 된다. 그래서, 퓨즈부 내부에는 절연막의 표면단차가 심해진다. 이 표면단차는 소자 테스트시에 퓨즈전극라인들(F1,F2,F3,…,FN)을 컷팅해야 하는 컷팅작업을 방해함으로써 반도체장치의 퓨즈부 신뢰성 불량 및 소자의 리던던시 효울저하를 유발시킨다.Due to the inability to secure the gap between the ad ring and the fuse electrode, SOG is accumulated on the end fuse electrodes F1 and FN by centrifugal force by spin SPIN when the SOG film is applied. Thus, the surface step of the insulating film becomes deep inside the fuse part. This surface step interferes with a cutting operation that requires cutting of the fuse electrode lines F1, F2, F3, ..., FN during device testing, resulting in a poor reliability of the fuse part of the semiconductor device and a decrease in redundancy effect of the device.
본 발명은 상기 종래 기술에 따른 문제점을 해결할 수 있는 반도체장치의 퓨즈부의 구조를 제공하고자 한다.An object of the present invention is to provide a structure of a fuse part of a semiconductor device which can solve the problems according to the related art.
본 발명은 퓨즈가아드링의 형상을 개선시켜 끝단의 퓨즈전극라인과 퓨즈가아드링의 간격을 확보함으로써, SOG 도포시 퓨즈부내의 표면단차를 줄여 퓨즈부의 컷팅작업을 원활하게 진행할 수 있는 반도체장치의 퓨즈부의 구조를 제공하고자 한다.The present invention improves the shape of the fuse ring and secures the gap between the fuse electrode line at the end and the fuse ring, thereby reducing the surface step in the fuse when the SOG is applied, thereby smoothly cutting the fuse. It is intended to provide a structure of the fuse unit.
본 발명은 상기 목적을 달성하기 위하여, 반도체기판 상부에 다수개가 배열되어 있는 퓨즈전극라인과, 상기 다수개의 퓨즈전극라인들을 둘러싸되, 다중층의 금속배선층이 한 겹으로 형성되어 있어서 상기 퓨즈전극라인들 중 끝단에 위치하는 퓨즈전극라인과는 소정의 간격을 확보하도록 형성되는 퓨즈가아드링부를 포함하는 반도체장치의 퓨즈부의 구조를 제공한다.In order to achieve the above object, the present invention provides a plurality of fuse electrode lines having a plurality of fuse electrode lines arranged on a semiconductor substrate and the plurality of fuse electrode lines, and a plurality of metal wiring layers formed in one layer. Among the fuse electrode line located at the end of the fuse provides a structure of the fuse unit of the semiconductor device including a fuse ring formed to secure a predetermined interval.
도 1은 종래 기술에 따른 퓨즈부의 구조를 개략적으로 나타낸 평면도1 is a plan view schematically showing the structure of a fuse according to the prior art
도 2는 도 1에 보인 퓨즈부의 퓨즈 가아드링의 구조를 개략적으로 나타낸 단면도2 is a cross-sectional view schematically showing the structure of the fuse guard ring of the fuse shown in FIG.
도 3는 본 발명의 실시예에 따른 퓨즈부의 구조를 개략적으로 나타낸 평면도3 is a plan view schematically showing the structure of a fuse according to an embodiment of the present invention;
도 4는 도 3에 보인 퓨즈부의 퓨즈 가아드링의 구조를 개략적으로 나타낸 단면도4 is a cross-sectional view schematically showing the structure of the fuse guard ring of the fuse shown in FIG.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
200. 반도체기판. 20. 퓨즈가아드링200. Semiconductor substrates. 20. Fuse guard ring
F1,F2,F3,…,FN. 퓨즈전극. B. 퓨즈부의 내부.F1, F2, F3,... , FN. Fuse electrode. B. Inside the fuse compartment.
21. 제 1 절연막. 22. 버퍼층.21. First insulating film. 22. Buffer layer.
23. 제 2 절연막. 24. 제 1 층간절연층.23. Second insulating film. 24. First interlayer dielectric layer.
25. 제 2 층간절연층. 23. 제 3 층간절연층.25. Second interlayer insulating layer. 23. Third interlayer dielectric layer.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명을 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings and embodiments.
도 3과 도 4는 종래 기술에 따른 퓨즈부를 설명하기 위한 도면으로, 도 3은 퓨즈부의 개략적인 평면구조를 나타낸 것이고, 도 4는 퓨즈부의 퓨즈가아드링부의 개략적인 단면구조를 나타낸 것이다.3 and 4 are views for explaining the fuse unit according to the prior art, Figure 3 shows a schematic plan structure of the fuse unit, Figure 4 shows a schematic cross-sectional structure of the fuse guard ring portion of the fuse unit.
본 발명에 따른 퓨즈부는 그 평면도인 도 3에 보인 바와 같이, 다수개의 퓨즈전극라인(F1,F2,F3,…,FN)이 배열되어 있고, 다수개의 퓨즈전극라인(F1,F2,F3,…,FN)의 주변을 퓨즈가아드링(20)이 둘러싸고 있다. 그런데, 본 발명에 따른 퓨즈부에서는 끝단퓨즈전극라인(F1)(FN)에 인접한 퓨즈가아드링(20)부는 다른 부분에 비해 그 면적이 확장되는 형상을 가지도록 형성되어 있다. 즉, 퓨즈가아드링부(20)와 끝단퓨즈전극라인(F1)(FN) 사이에 여분의 공간을 충분히 형성할 수 있도록 퓨즈가아드링부(20)의 형상을 형성한다. 이 때, 끝단퓨즈전극라인(F1)(FN)과 퓨즈가아드링부(20)는 충분한 간격(D2), 예를 들어, 10∼30㎛ 이상의 간격을 가지도록 형성할 수 있다.As shown in FIG. 3, which is a plan view of the fuse unit according to the present invention, a plurality of fuse electrode lines F1, F2, F3, ..., FN are arranged, and a plurality of fuse electrode lines F1, F2, F3,... The fuse ring 20 surrounds the periphery of FN. However, in the fuse unit according to the present invention, the fuse-ad ring 20 adjacent to the end fuse electrode line F1 (FN) is formed to have a shape in which the area thereof is expanded compared to other portions. That is, the fuse forms the shape of the child ring portion 20 so that the spare space can be formed sufficiently between the child ring portion 20 and the end fuse electrode line F1 (FN). At this time, the end fuse electrode line (F1) (FN) and the fuse ring portion 20 may be formed to have a sufficient interval (D2), for example, 10 to 30㎛ or more.
퓨즈가아드링(20)은 상호 접촉되어 있는 다중층의 금속층과 이 금속층들 사이에 각각 개재되는 층간절연층들이 순차적층되어 있는 단면구조를 가지고 있다.The fuse guard ring 20 has a cross-sectional structure in which multiple metal layers in contact with each other and interlayer insulating layers interposed therebetween are sequentially stacked.
퓨즈가아드링(20)의 금속층은 퓨즈전극라인(F1,F2,F3,…,FN)을 덮는 절연막의 상부에 위치하면서 다수개의 퓨즈전극라인들(F1,F2,F3,…,FN)을 둘러싸고 있다.The metal layer of the fuse guard ring 20 is positioned on the insulating film covering the fuse electrode lines F1, F2, F3, ..., FN and the plurality of fuse electrode lines F1, F2, F3, ..., FN. Surrounding.
퓨즈가아드링(20)은 다중층의 금속층이 존재하지만, 퓨즈가아드링(20)과 중첩되지 않은 퓨즈전극부분 즉, 퓨즈부의 내부에는 금속층 사이에 개재된 층간절연층들이 존재하고 있다. 그래서, 퓨즈부의 퓨즈가아드링(20)과 퓨즈가아드링(20)이 둘러싸고 있는 퓨즈부의 내부(B)는 퓨즈가아드링의 적층된 금속층의 두깨만큼의 단차를 가지고 있다고 할 수 있다.Although the fuse guard ring 20 has a multi-layered metal layer, there are interlayer insulating layers interposed between the metal layers in the fuse electrode portion that is not overlapped with the fuse guard ring 20, that is, the fuse part. Therefore, it can be said that the fuse B of the fuse part and the interior B of the fuse part surrounded by the fuse head ring 20 have a step equivalent to the thickness of the stacked metal layer of the ad ring.
이 때, 본 발명에 따른 퓨즈가아드링의 금속층은 두겹이 아닌 한겹으로 형성되어서 퓨즈부에서 차지하고 면적을 축소시킨다. 이와 같이, 금속층이 한겹 정도 줄어들게 되면, 그 만큼 퓨즈부에는 여분의 공간이 마련되고, 이는 퓨즈전극라인과 퓨즈가아드링의 간격을 충분히 확보할 수 있게 한다.At this time, the metal layer of the fuse ring according to the present invention is formed in one layer instead of two layers to occupy the fuse portion and reduce the area. As such, when the metal layer is reduced by one layer, an extra space is provided in the fuse unit, which allows the fuse electrode line and the fuse to sufficiently secure the gap between the ad ring.
퓨즈가아드링의 단면구조를 나타낸 도 4를 참조하여 퓨즈가아드링의 제조를 설명하면 다음과 같다.Referring to Figure 4 showing the cross-sectional structure of the fuse guard ring, the manufacture of the fuse guard ring is as follows.
반도체기판(200) 상부에 제 1 절연막(21)을 형성하고, 그 상부에 다결정 실리콘으로 이루어진 버퍼층(22)을 형성하고, 그 상부에 제 2 절연막(23)을 형성한다.A first insulating film 21 is formed on the semiconductor substrate 200, a buffer layer 22 made of polycrystalline silicon is formed on the semiconductor substrate 200, and a second insulating film 23 is formed on the semiconductor substrate 200.
그 다음, 제 2 절연막(23)을 사진식각하여 버퍼층(22)의 일부를 노출시킨 다음, 제 2 절연막(23) 상에 버퍼층(22)에 연결되는 제 1 금속층(M1)을 형성한다.Next, a portion of the buffer layer 22 is exposed by photo etching the second insulating layer 23, and then a first metal layer M1 connected to the buffer layer 22 is formed on the second insulating layer 23.
그 다음, 제 1 금속층(M1)을 포함하는 기판의 노출된 전면을 덮는 제 1 층간절연층(24)을 형성한다.Next, a first interlayer insulating layer 24 covering the exposed front surface of the substrate including the first metal layer M1 is formed.
이어서, 제 1 층간절연층(24)을 사진식각하여 제 1 금속층(M1)의 일부를 노출시킨 다음, 제 1 금속층(M1)에 연결되는 제 2 금속층(M2)을 형성한다.Subsequently, a portion of the first metal layer M1 is exposed by photo etching the first interlayer insulating layer 24, and then a second metal layer M2 connected to the first metal layer M1 is formed.
그 다음, 제 2 금속층(M2)을 포함하는 기판의 노출된 전면을 덮는 제 2 층간절연층(M2)을 형성한다. 이어서, 제 2 층간절연층(M2)을 사진식각하여 제 2 금속층(M2)의 일부를 노출시킨 다음, 제 2 금속층(M2)에 연결되는 제 3 금속층(M3)을 형성한다.Next, a second interlayer insulating layer M2 is formed to cover the exposed front surface of the substrate including the second metal layer M2. Subsequently, a portion of the second metal layer M2 is exposed by photo etching the second interlayer insulating layer M2, and then a third metal layer M3 connected to the second metal layer M2 is formed.
그 다음, 제 3 금속층(M3)을 덮는 제 3 층간절연층(26)을 형성한다.Next, a third interlayer insulating layer 26 covering the third metal layer M3 is formed.
상기에서 제 1 층간절연층(24)과 제 2 층간절연층(25)은 TEOS막, SOG막, TEOS막등을 순차적으로 적층하여 형성한다.The first interlayer insulating layer 24 and the second interlayer insulating layer 25 are formed by sequentially stacking a TEOS film, an SOG film, and a TEOS film.
상술한 바와 같이, 본 발명에 따른 퓨즈가아드링부를 한겹의 다중층 금속층으로 형성하는 것에 특징이 있다. 본 발명은 퓨즈전극라인 특히, 끝단퓨즈전극라인(F1)(FN)과 퓨즈가아드링(20)의 사이에 영역을 충분히 확보한 상태이다. 따라서, SOG막 도포시에 원심력에 의하여 SOG가 퓨즈가아드링의 여분의 공간에 쌓이게 되고 퓨즈부 내에는 SOG가 덜 쌓이게 된다. 그래서, 퓨즈부내의 층간절연막의 표면단차를 줄일 수 있어서, 퓨즈부의 컷팅작업을 원활하게 진행할 수 있다.As described above, the fuse according to the present invention is characterized in that the ad ring portion is formed of a single multilayer metal layer. In the present invention, the fuse electrode line, particularly, the end fuse electrode line F1 (FN) and the fuse is a state sufficiently secured between the child ring 20. Therefore, when the SOG film is applied, the SOG is accumulated in the extra space of the ad ring by the centrifugal force, and the SOG is less accumulated in the fuse part. Therefore, the surface step of the interlayer insulating film in the fuse portion can be reduced, so that the cutting operation of the fuse portion can be performed smoothly.
상술한 바와 같이, 본 발명은 퓨즈가아드링부의 형상을 개선시켜 끝단의 퓨즈전극라인과 퓨즈가아드링의 간격을 충분히 확보한다. 그 결과, SOG 도포시 퓨즈전극라인 상부인 퓨즈부 내부의 절연막 표면단차를 줄여 퓨즈전극을 컷팅하는 퓨즈부의 컷팅작업을 원활하게 진행할 수 있는 효과가 있다.As described above, the present invention improves the shape of the fuse ring portion, thereby sufficiently securing the gap between the fuse electrode line and the fuse ring. As a result, there is an effect that the cutting operation of the fuse unit for cutting the fuse electrode may be smoothly performed by reducing the surface step difference in the insulating film inside the fuse unit, which is the upper portion of the fuse electrode line, when the SOG is applied.
본 발명은 제시된 실시예 뿐만 아니라. 첨부된 특허청구범위 및 언급한 상술부분을 통하여 다양한 실시예로 구현될 수 있으며, 동업자에 의하여 다양한 방식으로 적용될 수 있다.The invention is not only shown in the examples presented. Through the appended claims and the above-mentioned details can be implemented in various embodiments, it can be applied in various ways by its partners.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990059553A KR100340913B1 (en) | 1999-12-21 | 1999-12-21 | Fuse region in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990059553A KR100340913B1 (en) | 1999-12-21 | 1999-12-21 | Fuse region in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010057257A KR20010057257A (en) | 2001-07-04 |
| KR100340913B1 true KR100340913B1 (en) | 2002-06-20 |
Family
ID=19627422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990059553A KR100340913B1 (en) | 1999-12-21 | 1999-12-21 | Fuse region in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100340913B1 (en) |
-
1999
- 1999-12-21 KR KR1019990059553A patent/KR100340913B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010057257A (en) | 2001-07-04 |
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