KR100340859B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택홀을 매립하여 금속배선층을 형성하는 공정에서 불순물이 다르게 함유된 금속박막층의 형성방법을 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위한 금속배선 형성방법은 반도체 기판에 형성된 전도영역을 절연시키기 위한 산화막의 소정 영역에 사진식각법으로 콘택홀을 형성하는 단계; 콘택홀을 포함한 전면에 제 1, 제 2 고융점 금속막을 콘택홀의 형상을 그대로 유지할 수 있는 정도의 소정 두께만큼 순차적으로 증착하는 단계; 실리콘을 함유한 알루미늄 합금을 콘택홀을 매립할 수 있는 정도의 소정 두께만큼 증착하는 단계; 산화막 상부의 금속박막을 화학기계적 연마법으로 제거하는 단계; 전면에 구리를 함유한 알루미늄 함금막을 소정 두께로 증착하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 불순물이 다르게 함유된 금속박막층의 형성방법에 관한 것이다.
금속배선은 반도체 소자에서 반도체의 도핑된 영역과 전도막을 전기적으로 연결시켜 주는 역할을 하는 배선으로서, 불순물 이온이 주입된 폴리실리콘이나 알루미늄이 주로 사용되고 있다. 또한, 열적인 안정성과 집적도의 증가로 인한 낮은 저항성을 이유로 전이금속과 실리콘의 화합물인 실리사이드가 금속배선으로서의 사용이 점점 증대되고 있다.
이러한 금속배선을 형성하기 위한 방법으로는 물리적인 증착법인 스퍼터링법과 화학적인 증착법인 화학기상증착법이 주로 사용된다.
일반적으로 금속배선 패턴은 금속막을 하부의 절연막 전면에 증착한 후, 감광막 마스크를 이용하여 식각하여 제거하는 방법에 의하여 형성된다.
이러한 금속배선 중, 알루미늄은 반도체 소자의 배선공정에서 그 사용빈도가 높고, 한 가지 종류의 물질구성으로 된 알루미늄 합금이 사용되고 있다.
그러나, 이에 대한 문제점으로서, 먼저, 알루미늄에 실리콘 물질을 첨가하는 경우는 알루미늄에 구리 첨가 물질의 경우보다도 실리콘이 전자흐름의 거동을 방해하는 역할을 하여 전자이동(EM; ElectroMigration) 현상에 대한 내구성이 저하되며, 구리만 첨가한 알루미늄 합금은 접합부의 스파이킹(spiking)을 야기하는 문제점이 존재한다.
따라서, 본 발명의 목적은 실리콘 함유 알루미늄 물질이 콘택을 매립하도록 한 다음에 금속배선으로는 구리함유 알루미늄 물질을 사용하므로써, 상기한 문제점을 해결할 수 있는 금속배선 형성방법을 제공하기 위한 것이다.
이와 같은 목적을 달성하기 위한 금속배선 형성방법은 반도체 기판에 형성된 전도영역을 절연시키기 위한 산화막의 소정 영역에 사진식각법으로 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전면에 제 1, 제 2 고융점 금속막을 콘택홀의 형상을 그대로 유지할 수 있는 정도의 소정 두께만큼 순차적으로 증착하는 단계; 실리콘을 함유한 알루미늄 함금을 상기 콘택홀을 매립할 수 있는 정도의 소정 두께만큼 증착하는 단계; 산화막 상부의 금속 박막을 화학기계적 연마법으로 제거하는 단계; 전면에 구리를 함유한 알루미늄 함금막을 소정 두께로 증착하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. 실제의 소자 제조에서는 반도체 기판과 콘택을 형성하기 위한 산화막 사이에 다른 소자 영역이 형성될 수 있지만, 여기서는 설명의 편의를 위하여 생략한다.
먼저, (가)와 같이, 실리콘 기판(1) 상부에 일정 순서의 공정을 완료한 다음에 감광막 마스크 패턴(미도시)을 이용한 사진식각법을 사용하여 산화막의 일정 부위에만 콘택홀(10)을 형성시킨다. 이 후, 상기 콘택홀(10)의 형상을 유지하면서 콘택홀을 덮을 수 있는 제 1, 제 2 고융점 금속(refractory metal)막을 순차적으로 얇게 증착한다. 이 때, 사용되는 제 1, 제 2 고융점 금속막(3, 4)으로는 티타늄(Ti : Titanium), 티타늄나이트라이드(TiN : TitaniumNitride), 몰리브듐(Mo : Molybdenum), 코발트(Co : cobalt), 탄탈륨(Ta : Tantalum)중에서 서로 다른 재질을 선택적으로 증착한다. 상기 제 2 고융점 금속막(4) 위에 실리콘이 0.5%이상 함유된 알루미늄 합금(5)을 콘택홀(10)을 충분히 매립할 수 있는 정도의 두께만큼 증착하여 콘택홀이 상기 알루미늄 합금으로 매립 되도록 한다.
다음으로, (나)와 같이, 화학기계적 연마법(CMP: Chemical Mechanical Polishing)을 이용하여 산화막 상부의 실리콘 함유 알루미륨 합금막(5), 제 2, 제1 고융점 금속막(4, 3)층을 모두 제거하여 실리콘 알루미늄 합금막의 플러그(5')를 형성한다.
이 후, (다)와 같이, 제 3 고융점 금속막((6)을 전면에 얇게 증착한 다음에 구리가 0.5%이상 함유된 알루미늄 합금(7)을 소정 두께만큼 두껍게 증착한다. 이 후 금속배선막의 패턴형성을 위한 감광막의 노광시 빛의 반사를 방지하기 위한 반사방지막(8)을 소정 두께만큼 증착한 다음, 소정의 사진식각공정을 통하여 금속배선을 형성한다. 상기 제 3 고융점 금속막(6)의 증착시에도 제 1, 제 2 고융점 금속막의 증착시와 마찬가지로는 Ti, TiN, Mo, Co, Ta 중에서 선택하여 증착한다. 아울러, 상기 알루미늄 합금막에서 구리와 실리콘의 함유량은 서로 다르게 하여 증착한다.
본 발명의 다른 실시예로서는, 제 2 도의 (다)와 같이, 상기 화학 및 기계적 연마단계 후에 제 3 고융점 금속막(6)을 증착하지 않고 구리 함유 알루미늄 합금막(7)을 증착하는 공정을 바로 실시하여도 본 발명의 목적을 충분히 달성할 수 있으며, 아울러, 상기 구리 함유 알루미늄 합금막(7) 위에 반사방지막(8)을 증착하는 공정 역시 생략하여도 가능하다.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
제 1 도는 본 발명의 일실시 예에 따른 반도체 소자의 콘택홀을 형성하기 위한 공정 흐름도.
제 2 도는 본 발명의 다른 실시예에 따른 반도체 소자의 콘택홀을 형성하기 위한 공정 흐름도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 :산화막
3 : 제 1 고융점 금속막 4 : 제 2 고융점 금속막
5 : 실리콘 알루미늄 합금막 6 : 제 3고융점 금속막
7 : 구리 알루미늄 합금막 8 :반사 방지막
Claims (8)
- 반도체 기판에 형성된 전도영역을 절연시키기 위한 산화막의 소정 영역에 사진식각법으로 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전면에 제 1, 제 2 고융점 금속막을 콘택홀의 형상을 그대로 유지할 수 있는 정도의 소정 두께만큼 순차적으로 증착하는 단계; 실리콘을 함유한 알루미늄 함금을 상기 콘택홀을 매립할 수 있는 정도의 소정 두께만큼 증착하는 단계; 산화막 상부의 금속박막을 화학기계적 연마법으로 제거하는 단계; 전면에 구리를 함유한 알루미늄 함금막을 소정 두께로 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 화학기계적 연마후, 전면에 제 3 고융점 금속막을 소정 두께로 증착한 다음에 구리 함유 알루미늄 합금막을 증착하는 단계를 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 2 항에 있어서, 상기 제 3 고융점 금속막은 Ti, TiN, Mo, Co, Ta 중에서 하나를 선택하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 구리를 함유한 알루미늄 합금막 위에 패턴 형성을 위한 감광막의 노광시 빛의 반사를 방지하는 반사방지막을 증착하는 단계를 더 구비한 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 제 1, 제 2 고융점 금속막은 Ti, TiN, Mo, Co, Ta중에서 서로 다른 재질을 선택하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 실리콘 알루미늄 합금막의 증착단계에서 실리콘의 함유량은 0.5% 이상인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 구리 알루미늄 합금막의 증착단계에서 구리의 함유량은 0.5% 이상인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항, 제 6 항 또는 제 7 항 중 어느 한 항에 있어서, 상기 실리콘의 함유량과 구리의 함유량은 서로 다르게 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
Priority Applications (1)
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| KR1019950069597A KR100340859B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자의 콘택홀 형성방법 |
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Publications (1)
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| KR100340859B1 true KR100340859B1 (ko) | 2002-11-07 |
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Family Applications (1)
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| KR1019950069597A KR100340859B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자의 콘택홀 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100340859B1 (ko) |
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1995
- 1995-12-30 KR KR1019950069597A patent/KR100340859B1/ko not_active IP Right Cessation
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