KR100337619B1 - Circuit Tape for Semiconductor Package - Google Patents
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Abstract
본 발명은 반도체패키지용 써킷테이프에 관한 것으로, 써킷테이프에서 인캡슐란트가 채워지는 인캡슐레이션영역이 웨이퍼의 절단라인과 대응되지 않토록 하여 원활한 절단작업이 이루어질 수 있도록, 절연체로서 대략 평판형의 폴리이미드층과; 상기 폴리이미드층의 상면에 형성되어 차후에 웨이퍼의 반도체칩의 입출력패드와 와이어본딩되는 본드핑거 및 이에 연결되어 연장된 회로패턴이 형성되어 있고, 상기 회로패턴에는 차후에 솔더볼이 융착될 수 있도록 솔더볼랜드가 형성되어 있는 회로패턴영역과; 상기 솔더볼랜드 및 본드핑거가 위치되는 본드핑거영역을 제외한 회로패턴영역을 외부의 환경으로부터 보호하기 위해 회로패턴영역의 상면에 코팅되어 있는 커버코오트를 포함하여 이루어진 반도체패키지용 써킷테이프에 있어서, 상기 회로패턴영역내의 본드핑거영역 내측에는 웨이퍼의 반도체칩의 입출력패드와 본드핑거가 와이어로 본딩된 후, 인캡슐란트가 채워져 반도체칩 및 와이어를 외부의 환경으로부터 보호하도록 폴리이미드층을 관통하는 관통부가 형성되어 있되, 웨이퍼에 형성되어 각각의 반도체칩으로 절단하기 위한 절단라인상에는 상기 관통부가 위치되지 않토록하여 웨이퍼의 절단 작업을 원활히 하도록 한 것을 특징으로 하는 반도체패키지용 써킷테이프.The present invention relates to a circuit tape for a semiconductor package, wherein the encapsulation area in which the encapsulant is filled in the circuit tape does not correspond to the cutting line of the wafer so that smooth cutting can be performed as an insulator. A polyimide layer; A bond finger formed on the upper surface of the polyimide layer and subsequently wire-bonded to the input / output pad of the semiconductor chip of the wafer and connected to the circuit pattern is formed, and the solder ball land is formed on the circuit pattern so that solder balls may be fused later. A circuit pattern region formed; In the circuit package for a semiconductor package comprising a cover coat is coated on the upper surface of the circuit pattern region to protect the circuit pattern region other than the bond finger region where the solder ball land and the bond finger is located from the outside environment, Inside the bond finger region in the circuit pattern region, the input / output pad and bond finger of the semiconductor chip of the wafer are bonded with wires, and then the encapsulation is filled to penetrate through the polyimide layer to protect the semiconductor chip and wires from the external environment. And a circuit tape for forming a wafer, the circuit tape of which is formed on a wafer so that the through portion is not positioned on a cutting line for cutting each semiconductor chip so as to facilitate cutting of the wafer.
Description
본 발명은 반도체패키지용 써킷테이프에 관한 것으로, 보다 상세하게 설명하면 써킷테이프에서 인캡슐란트가 채워지는 인캡슐레이션영역이 웨이퍼의 절단라인과 대응되지 않토록 하여 원활한 절단작업이 이루어질 수 있도록 한 반도체패키지용 써킷테이프에 관한 것이다.The present invention relates to a circuit tape for a semiconductor package, and more specifically, a semiconductor in which an encapsulation area in which an encapsulant is filled in a circuit tape does not correspond to a cutting line of a wafer. It is about a circuit tape for a package.
일반적으로 최근의 반도체패키지는 전자 제품, 통신 기기, 컴퓨터등 반도체패키지가 실장되는 전자 제품들이 소형화되어 가고 있는 추세에 따라 반도체패키지의 크기를 기능의 저하없이 소형화시키고, 고다핀을 구현하면서 경박단소화하고자 하는 새로운 형태로 발전하고 있다.In general, in recent years, the semiconductor package has been miniaturized in electronic products such as electronic products, communication devices, computers, etc., and the size of the semiconductor package is miniaturized without degrading the function, and the light and small size is reduced. It is evolving into a new form.
이러한 반도체패키지는 그 크기를 반도체칩의 크기와 비슷한 크기로 형성함은 물론, 그 제조 방법에 있어서도 다수의 반도체칩이 형성되어 있는 웨이퍼상에 다수의 회로패턴영역이 형성되어 있는 써킷테이프를 접착테이프를 개재하여 직접 접착시킨 채, 웨이퍼상에서 와이어본딩, 인캡슐레이션 및 솔더볼 융착을 마친 후, 마지막 단계에서 상기 웨이퍼를 각각의 반도체칩으로 절단하여 독립된 반도체패키지로 제조하기에 이르고 있다.Such a semiconductor package not only forms a size similar to that of a semiconductor chip, but also in the manufacturing method, a circuit tape having a plurality of circuit pattern regions formed on a wafer on which a plurality of semiconductor chips are formed is adhesive tape. After direct bonding through the wire bonding, encapsulation and solder ball fusion on the wafer, the wafer is cut into individual semiconductor chips in the last step to produce an independent semiconductor package.
상기한 반도체패키지에 이용되는 종래의 써킷테이프 및 웨이퍼를 도1a 내지 도1b에 도시하였다.1A to 1B show a conventional circuit tape and a wafer used in the semiconductor package described above.
도1a는 일반적인 반도체패키지용 써킷테이프를 도시한 평면도이고, 도1b는 도1a의 A-A'선 단면도이며, 도1c는 상기한 써킷테이프가 접착테이프에 의해 접착되는 웨이퍼를 도시한 평면도이다.FIG. 1A is a plan view showing a circuit tape for a semiconductor package in general, FIG. 1B is a cross-sectional view taken along line AA ′ of FIG. 1A, and FIG. 1C is a plan view showing a wafer to which the circuit tape is bonded by an adhesive tape.
먼저 상기 써킷테이프(CT)의 한 회로패턴영역(4)을 기준으로 그 층구조 및 평면적인 양태를 설명하면, 도1a 및 도1b에 도시된 바와 같이 써킷테이프(CT)는 통상 다층으로 형성되어 있는데, 제일 하부에 절연체로서 폴리이미드층(2)이 형성되어 있고, 상기 폴리이미드층(2) 상부에는 차후에 반도체칩(18)과 연결되는 본드핑거(5a) 및 이에 연장되는 회로패턴(5)이 미세하고 복잡하게 구리(Cu)로 형성되어 있으며, 상기 회로패턴(5)에 연결되어서는 차후에 솔더볼이 융착될 수 있도록 금(Au) 및 니켈(Ni) 등이 도금되어 솔더볼랜드(6)가 형성되어 있고, 상기 솔더볼랜드(6) 및 본드핑거(5a)가 위치되는 본드핑거영역(5b)을 제외한 회로패턴(5)의 상부에는 그 회로패턴(5)을 외부의 환경으로부터 보호하기 위해 절연체인 커버코오트(12)가 형성되어 있다.First, the layer structure and the planar aspect of the circuit tape CT based on the circuit pattern region 4 will be described. As shown in FIGS. 1A and 1B, the circuit tape CT is usually formed in a multilayer. The polyimide layer 2 is formed at the bottom of the polyimide layer as an insulator, and a bond finger 5a connected to the semiconductor chip 18 later on the polyimide layer 2 and a circuit pattern 5 extending therefrom. This fine and complicated copper is formed, and is connected to the circuit pattern 5 so that the solder balls are plated with gold (Au) and nickel (Ni) so that the solder balls can be fused later. And an insulator on the upper portion of the circuit pattern 5 except for the bond finger region 5b where the solder ball lands 6 and the bond fingers 5a are positioned. The cover coat 12 is formed.
도면중 미설명 부호 3은 다수의 회로패턴(5)들을 동시에 전해도금하기 위한 버스라인이고, 10은 반도체패키지의 제조공정중 상기 버스라인(3)을 포함하여 절단되는 영역으로써 반도체칩의 입출력패드와 본드핑거(5a)를 전기적으로 연결시킬 수 있도록 하는 관통부이다.In the drawing, reference numeral 3 denotes a bus line for simultaneously electroplating a plurality of circuit patterns 5, and 10 denotes a region cut along the bus line 3 during the manufacturing process of the semiconductor package. And a penetrating portion to electrically connect the bond finger 5a.
이러한 다수의 회로패턴영역(4)이 집합되어 도1a에 도시된 바와 같이 대략 웨이퍼(16) 형태와 비슷한 써킷테이프(CT)를 형성하게 되며, 상기 회로패턴영역(4)의 외주연에는 도전체박막(13) 및 커버코오트(12)가 형성되어 있다. 상기 각각의 회로패턴영역(4)들은 차후에 웨이퍼(16)에 형성된 각각의 반도체칩(18)과 함께 한 유닛으로 절단되며, 회로패턴영역(4) 외주연의 도전체박막(13) 및 커버코오트(12)는 제거된다.Such a plurality of circuit pattern regions 4 are gathered to form a circuit tape CT similar to the shape of the wafer 16 as shown in FIG. 1A, and a conductor is formed on the outer periphery of the circuit pattern region 4. The thin film 13 and the cover coat 12 are formed. Each of the circuit pattern regions 4 is subsequently cut together with each semiconductor chip 18 formed on the wafer 16 in one unit, and the conductor thin film 13 and the cover nose of the circuit pattern region 4 are formed on the outer periphery. The haute 12 is removed.
한편, 도1c에 도시된 바와 같이, 통상적인 웨이퍼(16)는 다수의 반도체칩(18)이 형성되어 있으며, 각각의 반도체칩(18)에는 다수의 입출력패드(20)들이 형성되어 써킷테이프(CT)의 회로패턴영역(4)의 본드핑거(5a)와 와이어본딩될 수 있도록 되어 있다. 또한 각각의 반도체칩(18)들은 절단라인(22)에 의해 구분되어 있으며, 상기 절단라인(22)들을 따라서 차후에 써킷테이프(CT)의 한 회로패턴영역(4)과 함께 독립된 반도체칩(18)들로 절단되는 것이다.1C, a plurality of semiconductor chips 18 are formed on a conventional wafer 16, and a plurality of input / output pads 20 are formed on each semiconductor chip 18 to provide a circuit tape ( It can be wire-bonded with the bond finger 5a of the circuit pattern area 4 of CT. In addition, each of the semiconductor chips 18 is divided by a cutting line 22, and the semiconductor chips 18 are separated along with the cutting lines 22 and later along with one circuit pattern region 4 of the circuit tape CT. Will be cut into.
여기서 상기 써킷테이프(CT)는 접착테이프(14)가 개재되어 웨이퍼(16) 상면에 접착되기 전에, 상기 써킷테이프(CT) 및 접착테이프(14)를 관통하여 소정의 관통부(10)가 형성된다. 이때, 상기 관통부(10) 내측에 위치하는 버스라인(3), 폴리이미드층(2)이 같이 제거된다.Here, the circuit tape CT penetrates the circuit tape CT and the adhesive tape 14 to form a predetermined through portion 10 before the adhesive tape 14 is interposed and bonded to the upper surface of the wafer 16. do. At this time, the bus line 3 and the polyimide layer 2 located inside the through part 10 are removed together.
이러한 상기 관통부(10)는 모든 써킷테이프(CT)의 회로패턴영역(4)에 형성되며, 웨이퍼(16)의 반도체칩(18)에 형성된 입출력패드(20)와 대응하는 부분에 형성된다. 이를 좀더 상세히 설명하면, 상기 관통부(10)는 대략 직사각형 모양으로 형성되며, 웨이퍼(16)의 각 반도체칩(18)에 형성된 입출력패드(20)가 상기 관통부(10) 내측에 위치할 수 있도록 형성되어 있되, 웨이퍼(16)의 절단라인(22)을 가로질러서 형성되어 있다.The through part 10 is formed in the circuit pattern region 4 of all the circuit tapes CT, and is formed in a portion corresponding to the input / output pad 20 formed on the semiconductor chip 18 of the wafer 16. In more detail, the through part 10 may have a substantially rectangular shape, and an input / output pad 20 formed on each semiconductor chip 18 of the wafer 16 may be located inside the through part 10. It is formed so as to cross the cutting line 22 of the wafer (16).
도2a 및 도2b는 써킷테이프(CT)가 웨이퍼(16)에 접착된 후 인캡슐란트로 인캡슐레이션된 상태를 도시한 평면도 및 B-B'선 단면도이다.2A and 2B are a plan view and a cross-sectional view taken along line B-B 'showing a state in which the circuit tape CT is encapsulated with an encapsulant after being bonded to the wafer 16.
웨이퍼(16)의 반도체칩(18)에 형성된 입출력패드(20)와 써킷테이프(CT)의 회로패턴영역(4)의 본드핑거(4a)는 서로 와이어로 본딩된 후에는 소정의 인캡슐란트로 본드핑거영역(4b)을 포함하는 관통부(10)가 채워지는 소위 인캡슐레이션 공정이 실시된다. 상기 인캡슐레이션 공정은 외부로 노출된 웨이퍼(16)(또는 반도체칩(18))의 표면 및 와이어를 외부의 부식이나 오염으로부터 방지하기 위해 반듯이 필요한 공정이다.After the I / O pads 20 formed on the semiconductor chip 18 of the wafer 16 and the bond fingers 4a of the circuit pattern region 4 of the circuit tape CT are bonded to each other by wire, they are bonded with a predetermined encapsulant. A so-called encapsulation process is performed in which the penetrating portion 10 including the finger region 4b is filled. The encapsulation process is a necessary process to prevent the surface and the wire of the wafer 16 (or the semiconductor chip 18) exposed to the outside from external corrosion or contamination.
상기와 같이 인캡슐레이션 공정이 완료된후에는 써킷테이프(CT)의 솔더볼랜드(6)에 솔더볼이 융착되고, 이어서 상기 웨이퍼(16)에 형성된 절단라인(22)을 따라서 각각의 반도체칩(18)으로 싱귤레이션되는 공정이 뒤따른다. 이때, 상기 웨이퍼(16)의 반도체칩(18)과 써킷테이프(CT)는 일체로 싱귤레이션되며, 도2b에 도시된 바와 같이 관통부(10)내의 인캡슐레이션영역(8)도 동시에 싱귤레이션된다.After the encapsulation process is completed as described above, the solder balls are fused to the solder ball lands 6 of the circuit tape CT, and each semiconductor chip 18 is formed along the cutting line 22 formed on the wafer 16. This is followed by a singulation process. In this case, the semiconductor chip 18 and the circuit tape CT of the wafer 16 are singulated integrally, and as shown in FIG. 2B, the encapsulation region 8 in the through part 10 is also singulated simultaneously. do.
그러나 상기 인캡슐레이션영역(8)은 실리콘재의 웨이퍼(16)와 물성치가 전혀 다르고, 또한 강성이 높기 때문에, 절단시 사용되는 웨이퍼 블레이드(도시되지 않음)의 회전수나 절단을 위한 웨이퍼블레이드의 하강압력이 웨이퍼(16) 절단시 실시되는 회전수 및 하강압력보다 커야 한다. 따라서 상기 인캡슐레이션영역(8)을 싱귤레이션한후 웨이퍼(16)를 연속해서 싱귤레이션할 때 상기 웨이퍼(16)에 과도한 힘이 부여됨으로써, 그 마찰되는 웨이퍼(16)의 소정부분이 잘게 부서지는 칩핑(Chipping)이 발생하게 된다. 이와 같이 칩핑이 발생하게 되면 완성된 반도체패키지의 싱귤레이션된 면에 크랙이 발생되기 쉽고, 상기 크랙된 부분을 따라서 외부의 이물질이나 수분 등이 침투되어 그 반도체패키지의 수명이 단축될 수 있다. 또한 상기 칩핑으로 인한 크랙이 클 경우에는 반도체패키지 자체가 전기적으로 동작하지 않는 불량이 발생하기도 한다.However, since the encapsulation region 8 has completely different physical properties from the wafer 16 of silicon material and high rigidity, the rotational speed of the wafer blade (not shown) used for cutting or the lowering pressure of the wafer blade for cutting The wafer 16 should be larger than the rotational speed and the dropping pressure carried out during cutting. Therefore, when the encapsulation region 8 is singulated and the wafer 16 is singulated continuously, an excessive force is applied to the wafer 16, so that a predetermined portion of the rubbed wafer 16 is crushed. Losing chipping occurs. When chipping occurs as described above, cracks are easily generated on the singulated surface of the completed semiconductor package, and foreign matter or moisture may penetrate along the cracked portion, thereby shortening the lifespan of the semiconductor package. In addition, when the crack due to chipping is large, a defect may occur in which the semiconductor package itself is not electrically operated.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 써킷테이프에서 인캡슐란트가 채워지는 인캡슐레이션영역이 웨이퍼의 절단라인과 대응되지 않토록 하여 원활한 절단작업이 이루어질 수 있는 반도체패키지용 써킷테이프를 제공하는데 있다.The present invention has been made to solve the above-mentioned conventional problems, a semiconductor package in which the encapsulation area in which the encapsulant is filled in the circuit tape does not correspond to the cutting line of the wafer so that a smooth cutting operation can be performed. To provide a circuit tape.
도1a 내지 도1c는 일반적인 반도체패키지용 써킷테이프를 도시한 평면도, A-A'선 단면도 및 웨이퍼를 도시한 평면도이다.1A to 1C are a plan view showing a circuit tape for a general semiconductor package, a sectional view taken along line A-A ', and a plan view showing a wafer.
도2a 및 도2b는 써킷테이프가 웨이퍼에 접착된 후 인캡슐란트로 인캡슐레이션된 상태를 도시한 평면도 및 B-B'선 단면도이다.2A and 2B are a plan view and a cross-sectional view taken along line B-B 'showing a state in which a circuit tape is encapsulated with an encapsulant after adhered to a wafer.
도3은 본 발명에 의한 반도체패키지용 써킷테이프를 도시한 평면도이다.3 is a plan view showing a circuit tape for a semiconductor package according to the present invention.
도4a 및 도4b는 본 발명에 의한 써킷테이프가 웨이퍼에 접착된후 인캡슐란트로 인캡슐레이션된 상태를 도시한 평면도 및 C-C'선 단면도이다.4A and 4B are a plan view and a cross-sectional view taken along line C-C 'showing a state where the circuit tape according to the present invention is encapsulated with an encapsulant after being bonded to a wafer.
- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-
CT ; 써킷테이프 2 ; 폴리이미드층CT; Circuit tape 2; Polyimide layer
3 ; 버스라인 4 ; 회로패턴영역3; Busline 4; Circuit pattern area
5 ; 회로패턴 5a ; 본드핑거5; Circuit pattern 5a; Bondfinger
5b ; 본드핑거영역 6 ; 솔더볼랜드5b; Bond finger region 6; Solder Borland
8 ; 인캡슐레이션영역 10 ; 관통부8 ; Encapsulation area 10; Penetration
12 ; 커버코오트 13 ; 도전체박막12; Cover coat 13; Conductor Thin Film
14 ; 접착테이프 16 ; 웨이퍼14; Adhesive tape 16; wafer
18 ; 반도체칩 20 ; 입출력패드18; Semiconductor chip 20; I / O pad
22 ; 절단라인22; Cutting line
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 써킷테이프는 절연체로서 대략 평판형의 폴리이미드층과; 상기 폴리이미드층의 상면에 형성되어 차후에 웨이퍼의 반도체칩의 입출력패드와 와이어본딩되는 본드핑거 및 이에 연결되어 연장된 회로패턴이 형성되어 있고, 상기 회로패턴에는 차후에 솔더볼이 융착될 수 있도록 솔더볼랜드가 형성되어 있는 회로패턴영역과; 상기 솔더볼랜드 및 본드핑거가 위치되는 본드핑거영역을 제외한 회로패턴영역을 외부의 환경으로부터 보호하기 위해 회로패턴영역의 상면에 코팅되어 있는 커버코오트를 포함하여 이루어진 반도체패키지용 써킷테이프에 있어서, 상기 회로패턴영역내의 본드핑거영역 내측에는 웨이퍼의 반도체칩의 입출력패드와 본드핑거가 와이어로 본딩된 후, 인캡슐란트가 채워져 반도체칩 및 와이어를 외부의 환경으로부터 보호하도록 폴리이미드층을 관통하는 관통부가 형성되어 있되, 웨이퍼에 형성되어 각각의 반도체칩으로 절단하기 위한 절단라인상에는 상기 관통부가 위치되지 않토록하여 웨이퍼의 절단 작업을 원활히 하도록 한 것을 특징으로 한다.In order to achieve the above object, a circuit tape for a semiconductor package according to the present invention comprises: a substantially flat polyimide layer as an insulator; A bond finger formed on the upper surface of the polyimide layer and subsequently wire-bonded to the input / output pad of the semiconductor chip of the wafer and connected to the circuit pattern is formed, and the solder ball land is formed on the circuit pattern so that solder balls may be fused later. A circuit pattern region formed; In the circuit package for a semiconductor package comprising a cover coat is coated on the upper surface of the circuit pattern region to protect the circuit pattern region other than the bond finger region where the solder ball land and the bond finger is located from the outside environment, Inside the bond finger region in the circuit pattern region, the input / output pad and bond finger of the semiconductor chip of the wafer are bonded with wires, and then the encapsulation is filled to penetrate through the polyimide layer to protect the semiconductor chip and wires from the external environment. It is formed, but is formed on the wafer, characterized in that the through portion is not placed on the cutting line for cutting into each semiconductor chip to smooth the cutting operation of the wafer.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하며, 종래 기술과 중복되는 내용은 그 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention, and the contents overlapping with the prior art will be described. Omit the description.
도3은 본 발명에 의한 반도체패키지용 써킷테이프(CT)를 도시한 평면도이다.3 is a plan view showing a circuit tape CT for a semiconductor package according to the present invention.
우선 본 발명에 의한 써킷테이프(CT)는, 종래와 같이 폴리이미드층(2), 회로패턴(5) 및 커버코오트(12)로 이루어진 다수의 회로패턴영역(4)이 집합된 것이며, 이에 대한 설명은 종래 기술과 동일하기 때문에 생략한다.First, in the circuit tape CT according to the present invention, a plurality of circuit pattern regions 4 made of a polyimide layer 2, a circuit pattern 5 and a cover coat 12 are assembled as in the related art. The description is omitted because it is the same as the prior art.
상기 회로패턴영역(4)에는 웨이퍼(16)에 형성된 절단라인(22)상에 위치하지 않토록 대략 직사각형 형상의 관통부(10)가 버스라인(3) 및 폴리이미드층(2)을 일괄적으로 관통하여 형성되어 있다. 즉, 한개의 회로패턴영역(4)에는 한개의 관통부(10)만을 형성하되, 웨이퍼(16)의 절단라인(22) 상에는 상기 관통부(10)가 위치하지 않토록 한 것이다. 상기와 같은 관통부(10)는 써킷테이프(CT)에 접착테이프(14)를 접착시킨 후 펀치와 같은 장비를 이용하여 접착테이프(14)까지도 동시에 제거하여 형성한다.In the circuit pattern region 4, a substantially rectangular through part 10 is disposed on the bus line 3 and the polyimide layer 2 so as not to be located on the cutting line 22 formed on the wafer 16. It is formed penetrating through. That is, only one through portion 10 is formed in one circuit pattern region 4, but the through portion 10 is not positioned on the cutting line 22 of the wafer 16. The through part 10 is formed by adhering the adhesive tape 14 to the circuit tape CT and then simultaneously removing the adhesive tape 14 using equipment such as a punch.
한편, 도4a 및 도4b는 본 발명에 의한 써킷테이프(CT)가 웨이퍼(16)에 접착된 후 인캡슐란트로 인캡슐레이션된 상태를 도시한 평면도 및 C-C'선 단면도로서, 도시된 바와 같이 써킷테이프(CT)가 접착테이프(14)에 의해 웨이퍼(16)에 접착되어 있으며, 커버코오트(12), 버스라인(3) 및 폴리이미드층(2)을 관통하는 관통부(10)는 접착테이프(14)에 까지 관통하여 형성되어 있다.4A and 4B are a plan view and a cross-sectional view taken along line C-C 'illustrating a state in which the circuit tape CT according to the present invention is encapsulated with an encapsulant after being bonded to the wafer 16, as shown in FIG. Similarly, the circuit tape CT is adhered to the wafer 16 by the adhesive tape 14, and the penetrating portion 10 penetrating the cover coat 12, the bus line 3, and the polyimide layer 2. Is penetrated through the adhesive tape 14.
또한, 상기 써킷테이프(CT)의 각 회로패턴영역(4)에 형성된 관통부(10)에는 반도체칩(18)의 입출력패드(20)와 회로패턴영역(4)의 본드핑거(5a)가 와이어(도시되지 않음)로 본딩된 후 소정의 인캡슐란트가 채워져 인캡슐레이션영역(8)을 형성하고 있으며, 이로서 상기 인캡슐레이션영역(8)은 웨이퍼(16)의 절단라인(22)상에 위치하지 않게 된다.In addition, in the through portions 10 formed in the circuit pattern regions 4 of the circuit tape CT, the input / output pads 20 of the semiconductor chip 18 and the bond fingers 5a of the circuit pattern regions 4 are wired. After being bonded (not shown), a predetermined encapsulant is filled to form an encapsulation region 8, whereby the encapsulation region 8 is formed on the cutting line 22 of the wafer 16. It will not be located.
따라서, 상기 웨이퍼(16)의 절단라인(22)상에는 도4b에 도시된 바와 같이 강도가 약한 접착테이프(14), 폴리이미드층(2), 버스라인(3), 커버코오트(12)가 위치됨으로써, 절단작업이 보다 원활히 수행될 수 있도록 하며, 종래와 같이 칩핑에 의한 웨이퍼(16)의 크랙은 발생하지 않게 된다.Therefore, on the cutting line 22 of the wafer 16, the adhesive tape 14, the polyimide layer 2, the bus line 3, and the cover coat 12, which have weak strength, as shown in FIG. By positioning, the cutting operation can be performed more smoothly, and cracking of the wafer 16 due to chipping does not occur as in the prior art.
이와 같은 구성을 하는 본 발명에 의한 써킷테이프(CT)는 회로패턴영역(4)에 와이어본딩 및 인캡슐레이션영역(8) 형성을 위한 관통부(10)가 형성되어 있되, 웨이퍼(16)의 절단라인(22)과 겹쳐지지 않토록 형성됨으로써, 인캡슐레이션영역(8)이 상기 절단라인(22)상에 형성되지 않게 되고, 웨이퍼(16)의 절단라인(22)상에는 접착테이프(14)를 포함하여 써킷테이프(CT)의 폴리이미드층(2), 버스라인(3) 및 커버코오트(12)만이 존재하게 된다. 따라서, 상기 접착테이프(14) 및 폴리이미드층(2), 버스라인(3), 커버코오트(12)는 웨이퍼(16)보다 물성이 단단하지 않음으로써 절단 블레이드의 회전수 및 회전시 하강 압력등을 웨이퍼(16)의 물성에 적당하게 조정하여 연속 작업할 수 있으며, 종래와 같이 웨이퍼(16)에 칩핑이 발생하는 문제를 해결하게 되는 것이다.In the circuit tape CT according to the present invention having such a configuration, the through part 10 for forming the wire bonding and encapsulation area 8 is formed in the circuit pattern area 4, By being formed so as not to overlap with the cutting line 22, the encapsulation region 8 is not formed on the cutting line 22, and the adhesive tape 14 is formed on the cutting line 22 of the wafer 16. Including only the polyimide layer 2, the bus line 3 and the cover coat 12 of the circuit tape CT. Accordingly, the adhesive tape 14, the polyimide layer 2, the bus line 3, and the cover coat 12 have no harder physical properties than the wafer 16, so that the rotation speed of the cutting blade and the lowering pressure when the cutting blade is rotated. It is possible to continuously work by appropriately adjusting the physical properties of the wafer 16 and the like, thereby solving the problem of chipping in the wafer 16 as in the prior art.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.
따라서 본 발명에 의한 반도체패키지용 써킷테이프에 의하면, 써킷테이프에 와이어 본딩 및 인캡슐레이션영역을 형성하기 위한 관통부를 웨이퍼의 절단라인상에 위치하지 않토록 형성함으로써, 결국 인캡슐레이션영역이 상기 웨이퍼의 절단라인상에 위치되지 않게 되어 용이한 절단 작업을 할 수 있게 된다.Therefore, according to the circuit tape for semiconductor packaging according to the present invention, the through portion for forming the wire bonding and encapsulation region in the circuit tape is formed so as not to be located on the cutting line of the wafer, so that the encapsulation region is formed in the wafer. Being not located on the cutting line of the can be easily done cutting.
Claims (1)
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Family Applications (1)
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