KR100336763B1 - Structure for semiconductor memory - Google Patents
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Abstract
본 발명은 반도체 메모리 구조에 관한 것으로, 종래 반도체 메모리는 메모리셀의 각 소스에 접지전압을 인가하기 위해 각 소스에 연결되는 공통소스영역을 두어 집적도가 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 복수로 배치되는 열십자(十) 형태의 다결정실리콘 분리구조와; 상기 다결정실리콘 분리구조의 횡방향으로 긴 패턴과 종방향으로 긴 패턴으로 부터 소정거리 이격된 영역에 위치하는 복수의 플로팅게이트와; 상기 플로팅게이트와 상기 다결정실리콘 분리구조의 종방향으로 긴 패턴의 사이에 위치하는 드레인과; 상기 복수의 다결정실리콘 분리구조 사이에 위치하는 소스와; 상기 다결정실리콘 분리구조와 상기 소스에 각각 접속되는 분리구조콘택 및 소스콘택과; 상기 분리구조콘택과 소스콘택을 모두 연결하는 배선과; 상기 배선에 접하여 접지전압을 상기 배선에 인가하는 접지전압콘택으로 구성하여 공통소스를 두지 않음으로써, 집적도를 향상시키는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory structure, which has a problem in that the degree of integration is reduced by providing a common source region connected to each source to apply a ground voltage to each source of the memory cell. In view of the above problems, the present invention provides a polycrystalline silicon separation structure having a plurality of crisscross shapes disposed on a plurality of substrates; A plurality of floating gates positioned in an area spaced a predetermined distance from a crosswise long pattern and a longitudinally long pattern of the polysilicon isolation structure; A drain located between the floating gate and the longitudinally long pattern of the polysilicon isolation structure; A source located between the plurality of polysilicon isolation structures; A isolation structure contact and a source contact connected to the polysilicon isolation structure and the source, respectively; Wiring for connecting both the isolation structure contact and the source contact; By forming a ground voltage contact in contact with the wiring and applying a ground voltage to the wiring, the common source is not provided, thereby increasing the degree of integration.
Description
본 발명은 반도체 메모리 구조에 관한 것으로, 특히 분리영역의 배치를 변경하여 접지되는 셀트랜지스터의 공통 소스 부분의 면적을 줄일 수 있는 반도체 메모리 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory structure, and more particularly to a semiconductor memory structure capable of reducing the area of a common source portion of a cell transistor to be grounded by changing the arrangement of isolation regions.
도1은 종래 반도체 메모리의 평면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 상호 소정거리 이격되어 좌우로 다수개 배치되며, 각각의 형상이 수평으로 긴형태의 패턴의 중앙상부부분에서 수직으로 긴형태의 패턴이 돌출된 형태를 갖는 제 1다결정실리콘 분리구조(2)와; 상기 제 1다결정실리콘 분리구조(2)의 수평으로 긴형태의 패턴의 상부 양끝부분으로 부터 상부측으로 소정거리 이격되어 위치하는 복수의 플로팅 게이트(3)와; 상기 제 1다결정실리콘 분리구조(2)의 수평으로 긴형태의 패턴의 하부측으로 소정거리 이격된 위치에서 상기 수평으로 긴형태의 패턴과 평행한 가상의 수평선을 기준으로 상기 제 1다결정실리콘 분리구조(2)와 대칭이되는 제 2다결정실리콘 분리구조(4)와; 상기 가상의 수평선을 기준으로 상기 복수의 게이트(3) 각각과 대칭되는 복수의 플로팅 게이트(5)와; 상기 플로팅 게이트(3),(5)와 제 1 또는 제 2다결정실리콘 분리구조(2),(4)의 사이에 위치하는 드레인(6)과; 상기 제 1 및 제 2다결정실리콘 분리구조(2,4)의 좌우측 기판영역인 소스(7)와; 상기 제 1다결정실리콘 분리구조(2)와 제 2다결정실리콘 분리구조(4)의 사이 기판영역인 공통소스(8)와; 제 1또는 제 2다결정실리콘 분리구조(2),(4)에 접지전압을 인가하기위한 분리구조콘택(10)과; 상기 제 1또는 제 2다결정실리콘 분리구조(2),(4)의 좌우측의 패턴끼리 쌍으로 연결하기 위한 배선(9)과; 상기 공통소스(8)에 접지전압을 인가하기 위한 공통소스콘택(11)으로 구성된다.FIG. 1 is a plan view of a conventional semiconductor memory, and as shown therein, a plurality of left and right are spaced apart from each other by a predetermined distance on an upper portion of the substrate 1, and each shape is vertical in a central upper portion of a horizontally long pattern. A first polysilicon separation structure 2 having a form in which a long pattern is projected; A plurality of floating gates 3 positioned to be spaced apart a predetermined distance from an upper end portion of a horizontally long pattern of the first polysilicon isolation structure 2 to an upper side thereof; The first polysilicon isolation structure based on an imaginary horizontal line parallel to the horizontally elongated pattern at a position spaced a predetermined distance to the lower side of the horizontally elongated pattern of the first polysilicon isolation structure 2 ( A second polysilicon isolation structure 4 symmetric to 2); A plurality of floating gates (5) symmetrical with each of said plurality of gates (3) with respect to said virtual horizontal line; A drain (6) located between the floating gates (3) and (5) and the first or second polysilicon isolation structures (2) and (4); A source (7) which is a left and right substrate region of said first and second polysilicon isolation structures (2,4); A common source (8) which is a substrate region between the first polycrystalline silicon isolation structure (2) and the second polycrystalline silicon isolation structure (4); A isolation structure contact (10) for applying a ground voltage to the first or second polysilicon isolation structures (2) and (4); Wirings (9) for connecting the left and right patterns of the first or second polysilicon isolation structures (2) and (4) in pairs; It is composed of a common source contact 11 for applying a ground voltage to the common source (8).
상기와 같이 구성된 종래 반도체 메모리는 소스(7)에 접지전압을 인가하기 위하여 제 1다결정실리콘 분리구조(2)와 제 2다결정실리콘 분리구조(4)의 사이 기판영역에 공통소스(8)를 두어 그 공통소스(8)의 일부영역 상에 복수의 공통소스콘택(11)을 형성하여 각 소스(7)에 접지전압이 인가되도록 하였다.The conventional semiconductor memory configured as described above has a common source 8 placed in the substrate region between the first polysilicon isolation structure 2 and the second polysilicon isolation structure 4 to apply a ground voltage to the source 7. A plurality of common source contacts 11 are formed on a portion of the common source 8 so that ground voltages are applied to the respective sources 7.
또한, 플로팅게이트(3),(5)의 간의 절연을 위해 사용하는 상기 제 1다결정실리콘 분리구조(2)와 제 2다결정실리콘 분리구조(4)에도 접지전압이 인가되며, 이를 위해 분리구조 콘택(10)을 쌍으로 묶인 제 1다결정실리콘 분리구조(2)와 제 2다결정실리콘 분리구조(4)에 접하도록 형성한다.In addition, a ground voltage is also applied to the first polysilicon isolation structure 2 and the second polysilicon isolation structure 4 used to insulate the floating gates 3 and 5 from each other. (10) is formed in contact with the first polycrystalline silicon isolation structure 2 and the second polysilicon isolation structure 4, which are bundled in pairs.
이와 같이 동일 전압이 인가되는 서로다른 영역에 별도의 콘택을 형성하여, 그 콘택 형성을 위한 영역을 둠으로써, 집적도가 감소하게 된다.As described above, separate contacts are formed in different regions to which the same voltage is applied, and an area for forming the contacts is reduced, thereby reducing the degree of integration.
그리고, 공통소스(8)에 접속되는 복수의 공통소스콘택(11)을 형성하기 위해서는 고단차의 영향으로 그 식각량이 많게 된다. 이는 상기 제 1 및 제 2다결정실리콘 분리구조(2),(4)에 접하는 콘택을 형성하고, 그 상부에 다시 절연막을 증착한 다음, 그 절연막과, 상기 다결정실리콘 분리구조(2,4)에 접하는 콘택홀 형성시 식각했던 절연막을 식각해야 하는 것으로, 상기 다결정실리콘 분리구조(2),(4)에 접하는 콘택을 형성할때 보다 식각량이 증가하게 된다.In order to form a plurality of common source contacts 11 connected to the common source 8, the etching amount is increased due to the high step difference. This forms a contact in contact with the first and second polysilicon isolation structures 2 and 4, deposits an insulating film thereon, and then deposits an insulating film on the insulating film and the polysilicon isolation structures 2 and 4, respectively. It is necessary to etch the insulating film that was etched when forming the contact hole to be in contact, and the etching amount is increased when forming the contact that is in contact with the polysilicon isolation structures 2 and 4.
상기한 바와 같이 종래 반도체 메모리 구조는 각 메모리셀의 소스에 접지전압을 인가하기 위해, 각 메모리셀의 소스에 연결되는 공통소스영역을 두고, 그 공통소스영역에 접속되는 콘택을 형성함으로써, 공통소스의 배치에 의해 집적도가 감소하는 문제점과 아울러 공통소스에 접하는 콘택 형성시 식각량이 많아 공정의 신뢰성이 저하되는 문제점이 있었다.As described above, in order to apply a ground voltage to a source of each memory cell, the conventional semiconductor memory structure has a common source region connected to the source of each memory cell and forms a contact connected to the common source region, thereby forming a common source. In addition, there is a problem that the degree of integration decreases due to the arrangement of, and a large amount of etching is required when forming a contact in contact with a common source.
이와 같은 문제점을 감안한 본 발명은 공통소스영역을 두지 않으며, 소스에 접속되는 영역의 단차를 낮게 하여 콘택 식각시 식각량을 줄일 수 있는 반도체 메모리 구조를 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a semiconductor memory structure in which a common source region is not provided and a step amount of an area connected to a source is lowered to reduce the amount of etching during contact etching.
도1은 종래 반도체 메모리의 평면도.1 is a plan view of a conventional semiconductor memory.
도2는 본 발명 반도체 메모리의 평면도.Fig. 2 is a plan view of the semiconductor memory of the present invention.
도3은 도2에 있어서, A-A'방향의 단면도.3 is a cross-sectional view taken along the line AA 'of FIG.
도4는 도2에 있어서, B-B'방향의 단면도.Fig. 4 is a sectional view taken along the line BB 'in Fig. 2;
도5는 도2에 있어서, C-C'방향의 단면도.Fig. 5 is a sectional view taken along the line C-C 'in Fig. 2;
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:다결정실리콘 분리구조1: Substrate 2: Polysilicon Separation Structure
3:플로팅게이트 6:드레인3: Floating Gate 6: Drain
7:소스 10:분리구조콘택7: Source 10: Separated Structure Contact
11:소스콘택 12:배선11: source contact 12: wiring
상기와 같은 목적은 기판의 상부에 복수로 배치되는 열십자(十) 형태의 다결정실리콘 분리구조와; 상기 다결정실리콘 분리구조의 횡방향으로 긴 패턴과 종방향으로 긴 패턴으로 부터 소정거리 이격된 영역에 위치하는 복수의 플로팅게이트와; 상기 플로팅게이트와 상기 다결정실리콘 분리구조의 종방향으로 긴 패턴의 사이에 위치하는 드레인과; 상기 복수의 다결정실리콘 분리구조 사이에 위치하는 소스와; 상기 다결정실리콘 분리구조와 상기 소스에 각각 접속되는 분리구조콘택 및 소스콘택과; 상기 분리구조콘택과 소스콘택을 모두 연결하는 배선과; 상기 배선에 접하여 접지전압을 상기 배선에 인가하는 접지전압콘택으로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a polycrystalline silicon separation structure of the cross-shaped (十) shape disposed in plurality on the upper portion of the substrate; A plurality of floating gates positioned in an area spaced a predetermined distance from a crosswise long pattern and a longitudinally long pattern of the polysilicon isolation structure; A drain located between the floating gate and the longitudinally long pattern of the polysilicon isolation structure; A source located between the plurality of polysilicon isolation structures; A isolation structure contact and a source contact connected to the polysilicon isolation structure and the source, respectively; Wiring for connecting both the isolation structure contact and the source contact; This is achieved by configuring a ground voltage contact in contact with the wiring and applying a ground voltage to the wiring, which will be described in detail with reference to the accompanying drawings.
도2는 본 발명 반도체 메모리 구조의 평면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 수평방향으로 긴형태의 패턴을 갖음과 아울러 상기 수평으로 긴형태의 중앙부의 상부측과 하부측면에 접속되어 수직으로 긴 형태의 패턴을 갖으며, 좌우측으로 소정거리 이격되어 복수로 위치하는 다결정실리콘 분리구조(2)와; 상기 복수의 다결정실리콘 분리구조(2)의 각각의 수평으로 긴형태의 끝부분과 수직으로 긴형태의 끝부분에서 각각 수직, 수평방향으로의 가상선이 교차하는 부분에 위치하는 플로팅게이트(3)와; 상기 플로팅게이트(3)와 다결정실리콘 분리구조(2)의 사이에 위치하는 드레인(6)과; 상기 복수의 다결정실리콘 분리구조(2)의 사이영역인 소스(7)와; 상기 다결정실리콘 분리구조(2)에 접하는 분리구조콘택(10)과 상기 각 소스(7)에 접하는 소스콘택(11)과; 상기 분리구조콘택(10)과 소스콘택(11)을 연결하는 배선(12)에 접하는 접지전압 콘택(13)으로 구성된다.Fig. 2 is a plan view of the semiconductor memory structure of the present invention, which has a horizontally long pattern on the upper portion of the substrate 1 and is connected to the upper side and the lower side of the horizontally long center portion as shown in FIG. A polysilicon separation structure (2) having a vertically long pattern and spaced apart from the left and right by a predetermined distance; Floating gates (3) positioned at the cross-sections of virtual lines in the vertical and horizontal directions at the horizontally long ends and the vertically long ends of the plurality of polysilicon separation structures (2), respectively. Wow; A drain (6) positioned between the floating gate (3) and the polysilicon isolation structure (2); A source (7) which is an area between the plurality of polysilicon separation structures (2); A isolation structure contact 10 in contact with the polysilicon isolation structure 2 and a source contact 11 in contact with each source 7; It is composed of a ground voltage contact 13 in contact with the wiring 12 connecting the separation structure contact 10 and the source contact (11).
이하, 상기와 같은 본 발명을 좀 더 상세히 설명한다.Hereinafter, the present invention as described above will be described in more detail.
본 발명의 특징적인 구조는 종래 공통소스를 사이에 두고 횡방향으로 동일한 패턴을 갖는 다결정실리콘 분리구조를 공통소스를 제거하고, 상호 수평인 영역을 접하도록 위치시키는 것이며, 이와 같은 구조는 종래에 비해 공통 소스가 차지하는 면적많큼의 집적도를 향상시킬 수 있는 구조이며, 공통소스에 접지전압을 인가하는 콘택을 직접 소스에 접속되는 콘택으로 변경한 것이다.The characteristic structure of the present invention is to remove the common source and to position the polysilicon separation structure having the same pattern in the transverse direction with the common source interposed therebetween to contact the mutually horizontal areas, such a structure compared to the conventional It is a structure that can improve the density of a large area occupied by a common source, and changes a contact applying a ground voltage to a common source to a contact directly connected to the source.
종래에는 다결정실리콘 분리구조와 공통소스에 접지전압을 인가하기 위한 콘택을 각각형성하였으나 상기 본 발명의 구조에서는 하나의 배선으로 통합하여 공정을 단순화할 수 있는 구조이며, 또한 종래 공통소스콘택보다 낮은 하부단차영역을 갖는 소스(7)에 직접 소스콘택(11)을 형성하여 식각공정의 식각량을 줄일 수 있으며, 이에 따라 공정의 신뢰성도 개선된다.Conventionally, each of the polysilicon isolation structure and the contact for applying the ground voltage to the common source is formed, but in the structure of the present invention, it is a structure that can simplify the process by integrating into a single wiring, and lower than the conventional common source contact The source contact 11 is formed directly on the source 7 having the stepped area, thereby reducing the etching amount of the etching process, thereby improving the reliability of the process.
도3은 상기 도2에 있어서, A-A'방향의 단면도로서, 이에 도시한 바와 같이 기판(1)의 상부일부에 게이트 형태인 다결정실리콘 분리구조(2)가 위치하며, 그 다결정실리콘 분리구조(2)의 사이 기판(1)에는 소스(7)가 위치한다.FIG. 3 is a cross-sectional view taken along the line A-A 'in FIG. 2, and as shown therein, a polysilicon isolation structure 2 having a gate shape is located at an upper portion of the substrate 1, and the polysilicon isolation structure. The source 7 is located in the substrate 1 between (2).
그리고, 상기 소스(7)와 다결정실리콘 분리구조(2)의 상부에는 절연막(14) 패턴이 위치하며, 그 절연막(14) 패턴의 사이에서 각각 다결정실리콘 분리구조(2)와 소스(7)에 접속되는 분리구조콘택(10)과 소스콘택(11)이 위치하며, 그 구조의 상부에서, 상기 분리구조콘택(10)과 소스콘택(11)을 연결하는 배선(12)이 위치하며, 절연막(15)을 통해 상기 배선(12)의 일부에 접하는 접지전압콘택(13)이 형성됨을 알 수 있다.In addition, an insulating film 14 pattern is positioned on the source 7 and the polysilicon isolation structure 2, and the polysilicon isolation structure 2 and the source 7 are respectively disposed between the patterns of the insulating layer 14. An isolation structure contact 10 and a source contact 11 to be connected are positioned. On top of the structure, a wiring 12 connecting the isolation structure contact 10 and the source contact 11 is positioned, and an insulating film ( It can be seen that the ground voltage contact 13 in contact with a part of the wiring 12 is formed through 15).
상기 구조에서 처럼 종래 공통소스에 공통소스콘택을 형성하기 위해서는 상기 배선이 형성된 후, 다시 절연막을 증착하고, 그 절연막과 상기 분리구조콘택 형성을 위한 절연막을 식각하여 콘택을 형성하였으나, 본 발명에서는 상기 분리구조콘택(10)과 소스콘택(11)을 동시에 형성하고, 그 분리구조콘택(10)과 소스콘택(11)을 하나의 배선(12)으로 연결함으로써, 소스콘택(11)의 식각량을 줄여 공정의 신뢰성을 향상시킬 수 있게 된다.As in the above structure, in order to form a common source contact in a conventional common source, after the wiring is formed, an insulating film is deposited again, and the insulating film and the insulating film for forming the isolation structure contact are formed by forming a contact. By forming the isolation structure contact 10 and the source contact 11 at the same time, and connecting the isolation structure contact 10 and the source contact 11 with one wire 12, the etching amount of the source contact 11 is reduced. This reduces the reliability of the process.
이는 도4, 도5에 각각 도시한 도2의 B-B'방향, C-C'방향의 단면도를 통해서도 알 수 있으며, 반도체 메모리의 전체적인 단차가 낮아지게 된다.This can be seen from the cross-sectional views of the B-B 'direction and the C-C' direction shown in FIGS. 4 and 5, respectively, and the overall step of the semiconductor memory is lowered.
상기한 바와 같이 본 발명 반도체 메모리 구조는 공통소스를 형성하지 않고, 수직방향으로 인접한 다결정실리콘 분리구조를 상호접하게 형성하고, 수평방향으로인접한 다결정실리콘 분리구조의 사이영역인 소스 각각에 상기 다결정실리콘 분리구조에 접하는 콘택과 동일시점에서 형성하는 콘택을 위치시킴으로써, 공통소스를 형성하지 않아 집적도를 향상시킴과 아울러 상기 소스콘택 형성시 식각량을 줄여 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.As described above, the semiconductor memory structure of the present invention does not form a common source, but forms a polysilicon isolation structure adjacent to each other in the vertical direction, and separates the polysilicon into each source that is an interregion of the polysilicon isolation structure adjacent to the horizontal direction. By placing the contact formed at the same time as the contact with the structure, the common source is not formed, thereby improving the degree of integration and reducing the etching amount when forming the source contact, thereby improving the reliability of the semiconductor memory.
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| JPH0786534A (en) * | 1993-09-09 | 1995-03-31 | Fujitsu Ltd | Semiconductor device |
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| Publication number | Publication date |
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