KR100333689B1 - Delay circuit for low power - Google Patents

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Abstract

본 발명은 전류원 제어를 통해 온도 변화에 대한 영향을 줄여 보다 안정된 지연값을 보장하고, 지연값이 클수록 전력 소모가 줄어드는 저전력 지연 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 입력 데이터를 소정 시간 지연하여 출력 데이터로 출력하는 지연 회로에 있어서, 일측이 접지전원에 연결되는 전류원; 상기 전류원에 각각 연결되어 전류 제어를 받으며, 지연하고자 하는 정입력 데이터 및 반전된 부입력 데이터에 응답하여 지연 동작을 수행한 후 지연된 정출력 데이터 및 지연되어 반전된 부출력 데이터를 각각 출력하되, 상기 정출력 데이터 및 상기 부출력 데이터가 서로 크로스 커플로 연결되는 제1 및 제2 지연 수단을 포함하여 이루어지며, 상기 제1 지연수단은 상기 정입력 데이터가 "하이" 레벨일 때 구동되어 지연된 상기 정출력 데이터 및 상기 부출력 데이터를 출력하는 것을 특징으로 한다.The present invention is to provide a low-power delay circuit that reduces the influence on the temperature change through the current source control to ensure a more stable delay value, the power consumption is reduced the larger the delay value, the present invention is to delay the input data by a predetermined time A delay circuit for outputting as output data, comprising: a current source having one side connected to a ground power source; Respectively connected to the current source to receive current control, and perform a delay operation in response to positive input data and inverted sub-input data to be delayed, and output delayed positive output data and delayed inverted sub-output data, respectively. And first and second delay means for connecting the constant output data and the sub output data to each other in cross-coupling, wherein the first delay means is driven and delayed when the positive input data is at a "high" level. And outputting the output data and the sub-output data.

Description

저전력 지연 회로{Delay circuit for low power}Delay circuit for low power

본 발명은 반도체 회로에 관한 것으로, 특히 입력 신호를 소정의 지연값(delay value)만큼 지연하여 출력하는 지연 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor circuit, and more particularly, to a delay circuit for delaying and outputting an input signal by a predetermined delay value.

일반적으로, 지연 회로는 초대규모 집적 회로(Very Large Scale Integration circuit, VLSI)에서 신호의 타이밍(timing)을 조절할 때 많이 사용되어 진다. 특히, 여러 가지의 타이밍 제어가 필요한 DLL(Delay Locked Loop) 및 PLL(Phase Locked Loop) 등의 회로 구현 시에 많이 사용되고 있다. 최근 이러한 지연 회로가 얼마나 안정된 지연값을 보장하고, 얼마만큼의 전력을 소모하느냐가 회로 구성에 있어 중요한 문제로 대두되고 있다.In general, delay circuits are frequently used to adjust the timing of signals in a Very Large Scale Integration circuit (VLSI). In particular, it is widely used when implementing circuits such as a delay locked loop (DLL) and a phase locked loop (PLL) that require various timing controls. Recently, how stable the delay value and how much power is consumed is an important problem in the circuit configuration.

도 1은 종래 기술에 따른 지연 회로를 도시한 것으로서, 입력 데이터(D)를 인가받아 다수의 인버터를 통해 지연하는 인버터 체인부(10)와, 저항값(resistance) 및 커패시턴스(capacitance) 지연을 이용하는 저항(R) 및 커패시터(C)로 구성되어, 입력 데이터(D)가 인버터 체인부(10)를 통해 소정 시간 지연되고, 저항(R) 및 커패시터(C)의 저항값과 커패시턴스에 의해 다시 지연된 후 출력 데이터(Q)로 나가게 된다. 이러한 종래의 지연 회로는 인버터 체인부(10)를 구성하는 인버터의 크기와, R 및 C의 값을 조절하여 전체 지연값을 결정하게 된다.FIG. 1 illustrates a delay circuit according to the prior art, which uses an inverter chain unit 10 that receives input data D and delays it through a plurality of inverters, and uses resistance and capacitance delays. Comprising a resistor (R) and a capacitor (C), the input data (D) is delayed for a predetermined time through the inverter chain portion 10, and again delayed by the resistance value and capacitance of the resistor (R) and capacitor (C) After that, it goes to the output data (Q). This conventional delay circuit determines the total delay value by adjusting the size of the inverter constituting the inverter chain portion 10 and the values of R and C.

그러나, 이러한 종래의 지연 회로는 저항 및 커패시터가 온도 등의 외부 조건에 민감하게 동작함으로써 안정적인 지연값을 보장하지 못하고, 다른 공급 전원(VDD)을 가지는 회로에 적용되어 원하는 지연값을 얻기 위해서는 재설계하여야 하는 문제가 있다. 또한, 종래의 지연 회로에서 보다 큰 지연값을 얻기 위해서는인버터를 크게 설계하고, R/C 값을 크게해야 하는 데, 이는 레이아웃(Layout) 면적의 증가로 연결되어 구현 면적에 있어서의 큰 손실을 야기하게 되고, 아울러 그에 따른 전력 손실도 커지게 되는 문제가 있다.However, such a conventional delay circuit does not guarantee a stable delay value because resistors and capacitors operate sensitive to external conditions such as temperature, and are redesigned to be applied to a circuit having a different supply power supply (VDD) to obtain a desired delay value. There is a problem that must be done. In addition, in order to obtain a larger delay value in a conventional delay circuit, a large inverter and a large R / C value must be designed, which leads to an increase in layout area, resulting in a large loss in the implementation area. In addition, there is a problem that the resulting power loss is also large.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 전류원 제어를 통해 온도 변화에 대한 영향을 줄여 보다 안정된 지연값을 보장하고, 지연값이 클수록 전력 소모가 줄어드는 저전력 지연 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a low-power delay circuit that reduces the influence on temperature change through current source control to ensure a more stable delay value, and reduces power consumption as the delay value increases. have.

또한, 본 발명은 넓은 공급 전원 범위에서 동작 가능한 지연 회로를 제공하고자 한다.It is also an object of the present invention to provide a delay circuit operable over a wide supply range.

도 1은 종래 기술에 따른 지연 회로도.1 is a delay circuit diagram according to the prior art.

도 2는 본 발명에 따른 지연 회로의 일실시 블록도.2 is a block diagram of one embodiment of a delay circuit in accordance with the present invention;

도 3은 본 발명에 따른 상기 도 2의 지연 회로를 구성하는 제1 및 제2 지연 회로부에 대한 구체적인 일실시 회로도.FIG. 3 is a detailed embodiment circuit diagram illustrating first and second delay circuit units forming the delay circuit of FIG. 2 according to the present invention. FIG.

도 4는 본 발명에 따른 지연 회로의 다른 일실시예 회로도.4 is a circuit diagram of another embodiment of a delay circuit according to the present invention;

도 5는 본 발명의 다른 실시예에 따른 상기 도 4의 지연 회로에 대한 신호 다이어그램도.5 is a signal diagram of the delay circuit of FIG. 4 in accordance with another embodiment of the present invention.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

10 : 인버터 체인R : 저항C : 커패시터10: inverter chain R: resistor C: capacitor

20, 60 : 제1 지연 회로부20, 60: first delay circuit section

40, 80 : 제2 지연 회로부40, 80: second delay circuit section

상기 목적을 달성하기 위한 본 발명은 입력 데이터를 소정 시간 지연하여 출력 데이터로 출력하는 지연 회로에 있어서, 일측이 접지전원에 연결되는 전류원; 상기 전류원에 각각 연결되어 전류 제어를 받으며, 지연하고자 하는 정입력 데이터 및 반전된 부입력 데이터에 응답하여 지연 동작을 수행한 후 지연된 정출력 데이터 및 지연되어 반전된 부출력 데이터를 각각 출력하되, 상기 정출력 데이터 및 상기 부출력 데이터가 서로 크로스 커플로 연결되는 제1 및 제2 지연 수단을 포함하여 이루어지며, 상기 제1 지연수단은 상기 정입력 데이터가 "하이" 레벨일 때 구동되어 지연된 상기 정출력 데이터 및 상기 부출력 데이터를 출력하는 것을 특징으로한다.According to an aspect of the present invention, there is provided a delay circuit for delaying input data by a predetermined time and outputting the output data, the current source having one side connected to a ground power source; Respectively connected to the current source to receive current control, and perform a delay operation in response to positive input data and inverted sub-input data to be delayed, and output delayed positive output data and delayed inverted sub-output data, respectively. And first and second delay means for connecting the constant output data and the sub output data to each other in cross-coupling, wherein the first delay means is driven and delayed when the positive input data is at a "high" level. And outputting the output data and the sub-output data.

바람직하게 상기 제1 지연 수단은, 공급 전원단에 일측이 연결되며 상기 부출력 데이터를 게이트로 입력받는 제1 PMOS 트랜지스터; 상기 제1 PMOS 트랜지스터의 타측과 상기 정출력 데이터를 출력하는 정출력 단자 사이에 연결되며 게이트로 상기 부입력 데이터를 입력받는 제2 PMOS 트랜지스터; 상기 부출력 데이터를 출력하는 부출력 단자와 상기 전류원의 타측 사이에 연결되며 게이트로 상기 정입력 데이터를 입력받는 제1 NMOS 트랜지스터; 상기 부출력 단자와 접지전원단 사이에 직렬연결되며 게이트로 상기 정입력 데이터를 입력받는 제2 NMOS 트랜지스터 및 상기 정출력 단자에 게이트가 연결되는 제3 NMOS 트랜지스터를 포함하여 이루어진다.Preferably, the first delay means comprises: a first PMOS transistor having one side connected to a supply power terminal and receiving the sub-output data as a gate; A second PMOS transistor connected between the other side of the first PMOS transistor and a constant output terminal for outputting the constant output data and receiving the sub-input data through a gate; A first NMOS transistor connected between the negative output terminal for outputting the negative output data and the other side of the current source and receiving the positive input data through a gate; And a second NMOS transistor connected in series between the negative output terminal and the ground power supply terminal and receiving the positive input data through a gate, and a third NMOS transistor connected to a gate of the positive output terminal.

또한, 본 발명은 입력 데이터를 소정 시간 지연하여 출력 데이터로 출력하는 지연 회로에 있어서, 일측이 접지전원에 연결되는 제1 전류원; 일측이 공급전원단에 연결되는 제2 전류원; 상기 제1 전류원에 연결되어 전류 제어를 받으며, 지연하고자 하는 정입력 데이터, 제1 및 제2 인에이블 신호에 응답하여 지연 동작을 수행한 후 지연된 정출력 데이터 및 지연되어 반전된 부출력 데이터를 출력하는 제1 지연 수단; 및 상기 제2 전류원에 연결되어 전류 제어를 받으며, 상기 정입력 데이터, 상기 제1 및 제2 인에이블 신호에 응답하여 지연 동작을 수행한 후 상기 정출력 데이터 및 상기 부출력 데이터를 출력하는 제2 지연 수단을 포함하며, 상기 제1 및 제2 지연 수단으로부터의 정출력 데이터 및 부출력 데이터는 서로 크로스 커플로 연결되는 것을 특징으로 한다.The present invention also provides a delay circuit for delaying input data by a predetermined time and outputting the output data, comprising: a first current source having one side connected to a ground power source; A second current source having one side connected to a supply power supply terminal; A current control connected to the first current source and performing a delay operation in response to the positive input data to be delayed and the first and second enable signals, and outputting the delayed positive output data and the delayed negative output data. First delay means; And a second device connected to the second current source to receive current control and performing a delay operation in response to the positive input data and the first and second enable signals, and outputting the positive output data and the sub output data. And delay means, wherein the constant output data and the sub output data from the first and second delay means are cross-coupled with each other.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2는 본 발명에 따른 지연 회로의 일실시 블록도이다.2 is a block diagram of one embodiment of a delay circuit according to the present invention.

도면에 도시된 바와 같이, 본 발명에 따른 지연 회로는 접지전원(GND)에 연결되는 전류원(Ictrl), 전류원(Ictrl)에 각각 연결되어 전류 제어를 받으며, 지연하고자 하는 정입력 데이터(D) 및 반전된 부입력 데이터(DB)에 응답하여 지연 동작을 수행한 후 지연된 정출력 데이터(Q) 및 지연되어 반전된 부출력 데이터(QB)를 각각 출력하되, 그 정출력 데이터(Q) 및 부출력 데이터(QB)가 서로 크로스 커플로 연결되는 제1 및 제2 지연 회로부(20, 40)로 이루어진다.As shown in the figure, the delay circuit according to the present invention is connected to a current source Ictrl and a current source Ictrl connected to a ground power source GND, respectively, to receive current control, and to input positive input data D and a delay. After performing the delay operation in response to the inverted sub-input data DB, the delayed positive output data Q and the delayed inverted sub-output data QB are output, respectively, and the positive output data Q and the sub-output The data QB is composed of first and second delay circuit parts 20 and 40 connected to each other in a cross couple.

제1 지연 회로부(20)는 정입력 데이터(D)를 정입력 단자(IN)로, 부입력 데이터(DB)를 부입력 단자(INB)로 각각 입력받고, 정출력 단자(OUT)로부터 정출력 데이터(Q)를, 부출력 단자(OUTB)로부터 부출력 데이터(QB)를 각각 출력하며, 제어 단자(CONTROL)에 전류원(Ictrl)이 연결되도록 구성되고, 제2 지연 회로부(40)는 정입력 데이터(D)를 부입력 단자(INB)로, 부입력 데이터(DB)를 정입력 단자(IN)로 각각 입력받고, 정출력 단자(OUT)로부터 부출력 데이터(QB)를, 부출력 단자(OUTB)로부터 정출력 데이터(Q)를 각각 출력하며, 제어 단자(CONTROL)에 전류원(Ictrl)이 연결되도록 구성된다.The first delay circuit unit 20 receives the positive input data D to the positive input terminal IN and the negative input data DB to the negative input terminal INB, respectively, and outputs the positive input data from the positive output terminal OUT. The data Q and the sub output data QB are output from the sub output terminal OUTB, respectively, and the current source Ictrl is connected to the control terminal CONTROL, and the second delay circuit unit 40 is positively input. The data D is input to the negative input terminal INB and the negative input data DB is input to the positive input terminal IN, respectively, and the negative output data QB is input from the positive output terminal OUT, and the negative output terminal ( Outputs the constant output data Q from OUTB, respectively, and is configured such that a current source Ictrl is connected to the control terminal CONTROL.

도 3은 본 발명에 따른 상기 도 2의 지연 회로를 구성하는 제1 및 제2 지연 회로부(20, 40)에 대한 구체적인 일실시 회로도로서, 공급 전원단(VDD)에 일측이 연결되며 부출력 단자(OUTB)에 게이트가 연결되는 PMOS 트랜지스터(MP1)와, PMOS트랜지스터(MP1)의 타측과 정출력 단자(OUT) 사이에 연결되며 부입력 단자(INB)에 게이트가 연결되는 PMOS 트랜지스터(MP2)와, 부출력 단자(OUTB)와 제어 단자(CONTROL) 사이에 연결되며 정입력 단자(IN)에 게이트가 연결되는 NMOS 트랜지스터(MN3)와, 부출력 단자(OUTB)와 접지전원단(GND) 사이에 직렬연결되며 정입력 단자(IN)에 게이트가 연결되는 NMOS 트랜지스터(MN1) 및 정출력 단자(OUT)에 게이트가 연결되는 NMOS 트랜지스터(MN2)로 이루어진다.FIG. 3 is a detailed circuit diagram illustrating the first and second delay circuit units 20 and 40 constituting the delay circuit of FIG. 2 according to the present invention. One side of the first power supply terminal VDD is connected to a negative output terminal. PMOS transistor MP1 having a gate connected to OUTB, a PMOS transistor MP2 connected between the other side of the PMOS transistor MP1 and the positive output terminal OUT, and having a gate connected to the negative input terminal INB. , Between the NMOS transistor MN3 connected between the negative output terminal OUTB and the control terminal CONTROL and having a gate connected to the positive input terminal IN, and between the negative output terminal OUTB and the ground power supply terminal GND. An NMOS transistor MN1 connected in series and having a gate connected to the positive input terminal IN, and an NMOS transistor MN2 having a gate connected to the positive output terminal OUT, are connected in series.

도 2 및 도 3을 참조하여, 본 발명에 따른 지연 회로의 지연 동작을 아래에 설명한다.2 and 3, the delay operation of the delay circuit according to the present invention will be described below.

본 발명에 따른 지연 회로에서 정입력 데이터(D)가 "하이(high)"이면 제1 지연 회로부(20) 및 전류원(Ictrl)이 주된 동작을 수행하여 지연된 정출력 데이터(Q)를 출력하고, 정입력 데이터(D)가 "로우(low)"이면 제2 지연 회로부(40) 및 전류원(Ictrl)이 주된 동작을 수행하여 지연된 정출력 데이터(Q)를 출력하게 된다.In the delay circuit according to the present invention, if the positive input data D is "high", the first delay circuit unit 20 and the current source Ictrl perform a main operation to output the delayed constant output data Q, When the positive input data D is "low", the second delay circuit unit 40 and the current source Ictrl perform a main operation to output the delayed positive output data Q.

먼저, 정입력 데이터(D)가 "하이"이고, 반전된 부입력 데이터(DB)가 "로우"일 때, 제1 지연 회로부(20)의 정입력 단자(IN)로 "하이", 부입력 단자(INB)로 "로우"가 인가되어 NMOS 트랜지스터(MN1, MN3) 및 PMOS 트랜지스터(MP2)가 각각 턴-온(turn-on)되어 부출력 단자(OUTB)로 "로우"가 출력되고, 상기 "로우" 신호에 의해 다시 PMOS 트랜지스터(MP1)가 턴-온되어 정출력 단자(OUT)로는 "하이"가 출력된다. 이때, 정출력 단자(OUT)가 "하이"가 되는 속도와 부출력 단자(OUTB)가 "로우"가 되는 속도는 PMOS 트랜지스터(MP1)의 턴-온 속도와 비례하는 데, 이는 제어 단자(CONTROL)에 연결된 외부의 전류원(Ictrl)의 전류량에 의해 결정되어 진다. 한편, 이때 제2 지연 회로부(40)에서는 정입력 단자(IN)로 "로우", 부입력 단자(INB)로 "하이"가 인가되어 NMOS 트랜지스터(MN1, MN3) 및 PMOS 트랜지스터(MP2)가 모두 턴-오프(turn-off)되어 아무 동작도 일어나지 않게 된다.First, when the positive input data D is "high" and the inverted negative input data DB is "low", the "high", negative input to the positive input terminal IN of the first delay circuit section 20 is performed. The "low" is applied to the terminal INB, the NMOS transistors MN1, MN3 and the PMOS transistor MP2 are turned on, respectively, and the "low" is outputted to the negative output terminal OUTB. The PMOS transistor MP1 is turned on again by the "low" signal, and "high" is output to the constant output terminal OUT. At this time, the speed at which the positive output terminal OUT becomes "high" and the speed at which the negative output terminal OUTB becomes "low" are proportional to the turn-on speed of the PMOS transistor MP1, which is a control terminal CONTROL. It is determined by the amount of current from the external current source (Ictrl) connected to). On the other hand, in the second delay circuit unit 40, " low " is applied to the positive input terminal IN and " high " to the negative input terminal INB so that both the NMOS transistors MN1 and MN3 and the PMOS transistor MP2 are applied. It is turned off so that no action takes place.

따라서, 상술한 바와 같은 제1 및 제2 지연 회로부의 동작을 통해 "하이"의 정입력 데이터(D)와 "로우"의 반전된 부입력 데이터(DB)가 각각 지연되어 정입력 데이터(D)를 지연한 "하이"의 정출력 데이터(Q)를, 지연하여 반전된 "로우"의 부출력 데이터(QB)를 각각 출력한다.Therefore, the positive input data D of "high" and the inverted sub input data DB of "low" are respectively delayed by the operation of the first and second delay circuit units as described above, and thus the positive input data D is delayed. The high output "Q" of the "high" delayed and the sub output data QB of the "low" inverted are respectively output.

다음으로, 정입력 데이터(D)가 "로우"이고, 반전된 부입력 데이터(DB)가 "하이"일 때, 제2 지연 회로부(40)의 정입력 단자(IN)로 "하이", 부입력 단자(INB)로 "로우"가 인가되어 NMOS 트랜지스터(MN1, MN3) 및 PMOS 트랜지스터(MP2)가 각각 턴-온되어 부출력 단자(OUTB)로 "로우"가 출력되고, 상기 "로우" 신호에 의해 다시 PMOS 트랜지스터(MP1)가 턴-온되어 정출력 단자(OUT)로는 "하이"가 출력된다. 이때, 정출력 단자(OUT)가 "하이"가 되는 속도와 부출력 단자(OUTB)가 "로우"가 되는 속도는 PMOS 트랜지스터(MP1)의 턴-온 속도와 비례하는 데, 이는 제어 단자(CONTROL)에 연결된 외부의 전류원(Ictrl)의 전류량에 의해 결정되어 진다. 한편, 이때 제1 지연 회로부(20)에서는 정입력 단자(IN)로 "로우", 부입력 단자(INB)로 "하이"가 인가되어 NMOS 트랜지스터(MN1, MN3) 및 PMOS 트랜지스터(MP2)가 모두 턴-오프(turn-off)되어 아무 동작도 일어나지 않게 된다.Next, when the positive input data D is "low" and the inverted negative input data DB is "high", it is "high" and negative to the positive input terminal IN of the second delay circuit section 40. A "low" is applied to the input terminal INB so that the NMOS transistors MN1 and MN3 and the PMOS transistor MP2 are turned on, respectively, and a "low" is output to the negative output terminal OUTB, and the "low" signal. The PMOS transistor MP1 is turned on again, and "high" is output to the constant output terminal OUT. At this time, the speed at which the positive output terminal OUT becomes "high" and the speed at which the negative output terminal OUTB becomes "low" are proportional to the turn-on speed of the PMOS transistor MP1, which is a control terminal CONTROL. It is determined by the amount of current from the external current source (Ictrl) connected to). On the other hand, in this case, the first delay circuit unit 20 applies "low" to the positive input terminal IN and "high" to the negative input terminal INB so that both the NMOS transistors MN1 and MN3 and the PMOS transistor MP2 are applied. It is turned off so that no action takes place.

따라서, 상술한 바와 같은 제1 및 제2 지연 회로부의 동작을 통해 "로우"의 정입력 데이터(D)와 "하이"의 반전된 부입력 데이터(DB)가 각각 지연되어 정입력데이터(D)를 지연한 "로우"의 정출력 데이터(Q)를, 지연하여 반전된 "하이"의 부출력 데이터(QB)를 각각 출력한다.Therefore, the positive input data D of "low" and the inverted sub input data DB of "high" are respectively delayed through the operation of the first and second delay circuit units as described above, and thus the positive input data D is delayed. The "low" positive output data Q is delayed and the inverted "high" negative output data QB is output.

결론적으로, 본 발명에 따른 지연 회로는 지연 동작을 수행하는 제1 및 제2 지연 회로부(20, 40)를 통해 이전 동작으로 차지(charge)되어 있던 제1 지연 회로부(20)의 부출력 데이터(QB) 또는 제2 지연 회로부(40)의 정출력 데이터(Q)를 디스차지(discharge)시킬 때의 정적 전력(static power)만이 약간 존재할 뿐 공급 전원단(VDD)과 접지전원단(GND) 간에 전류 경로가 형성되지 않음으로써 동적(dynamic) 전력 소모가 없어 저전력 동작을 수행할 수 있다.In conclusion, the delay circuit according to the present invention uses the sub-output data of the first delay circuit unit 20 that has been charged to the previous operation through the first and second delay circuit units 20 and 40 performing the delay operation. QB) or only a little static power when discharging the constant output data Q of the second delay circuit unit 40 exists between the power supply terminal VDD and the ground power supply terminal GND. Since no current path is formed, there is no dynamic power consumption, thereby enabling low power operation.

그리고, 제1 및 제2 지연 회로부(20, 40)를 구성하는 2개의 PMOS 트랜지스터(MP1, MP2)와 2개의 NMOS 트랜지스터(MP1, MP2)가 서로 상호 보완적인 동작 특성을 가짐으로써 온도 변화에 거의 영향을 받지 않고 동작하여 안정적인 지연값을 보장해주는 동시에 저전압 동작을 가능하게 해 준다.In addition, the two PMOS transistors MP1 and MP2 and the two NMOS transistors MP1 and MP2 constituting the first and second delay circuit units 20 and 40 have mutually complementary operating characteristics, thereby substantially reducing the temperature change. It works unaffected, ensuring stable delays while enabling low voltage operation.

또한, 전류원(Ictrl)의 제어를 통해 간단하게 원하는 지연값을 구현할 수 있다. 즉, 많은 양의 전류를 흐르게 할 경우 정출력 데이터(Q)가 "하이" 또는 "로우"되는 속도가 빨라지며, 적은 양의 전류를 흐르게 할 경우에는 정출력 데이터(Q)가 "하이" 또는 "로우"되는 속도가 늦어져 그만큼 지연값이 커지게 된다. 따라서, 전류원(Ictrl)을 통한 지연값의 간단히 제어가 가능해져 큰 지연값을 원하는 경우에 필요한 전력 소모가 줄어들게 된다.In addition, the desired delay value can be easily realized through the control of the current source Ictrl. In other words, when a large amount of current flows, the speed at which the constant output data Q is "high" or "low" is increased, and when a small amount of current flows, the constant output data Q is "high" or The "low" speed is slowed down and the delay value is increased accordingly. Therefore, it is possible to simply control the delay value through the current source Ictrl, thereby reducing the power consumption required when a large delay value is desired.

도 4는 본 발명에 따른 지연 회로의 다른 일실시예 회로도로서, 2개의 인에이블 신호(Enable1, Enable2) 및 2개의 전류원(Ictrl1, Ictrl2)을 추가하여 상승지연(rising delay) 및 하강 지연(falling delay)을 다르게 하는 다이내믹 회로로 구성한다.4 is a circuit diagram of another embodiment of a delay circuit according to the present invention, in which two enable signals (Enable1, Enable2) and two current sources (Ictrl1, Ictrl2) are added to a rising delay and a falling delay. It consists of a dynamic circuit with different delay).

도면에 도시된 바와 같이, 본 발명의 다른 일실시예 지연 회로는 접지전원(GND)에 연결되는 전류원(Ictrl1), 공급전원단(VDD)에 연결되는 전류원(Ictrl2), 전류원(Ictrl1)에 연결되어 전류 제어를 받으며, 지연하고자 하는 정입력 데이터(D), 2개의 인에이블 신호(Enable1, Enable2)에 응답하여 지연 동작을 수행한 후 지연된 정출력 데이터(Q) 및 지연되어 반전된 부출력 데이터(QB)를 출력하는 제1 지연 회로부(60), 전류원(Ictrl2)에 연결되어 전류 제어를 받으며, 지연하고자 하는 정입력 데이터(D), 2개의 인에이블 신호(Enable1, Enable2)에 응답하여 지연 동작을 수행한 후 지연된 정출력 데이터(Q) 및 지연되어 반전된 부출력 데이터(QB)를 출력하는 제2 지연 회로부(80)로 이루어지되, 그 정출력 데이터(Q) 및 부출력 데이터(QB)가 서로 크로스 커플로 연결된다.As shown in the figure, another embodiment of the present invention is a delay circuit connected to a current source Ictrl1 connected to a ground power supply GND, a current source Ictrl2 connected to a supply power supply terminal VDD, and a current source Ictrl1. And receive current control, and perform the delay operation in response to the positive input data D to be delayed and the two enable signals Enable1 and Enable2, and then delayed positive output data Q and delayed negative output data. The first delay circuit unit 60 outputting QB is connected to a current source Ictrl2 to receive current control, and is delayed in response to positive input data D and two enable signals Enable1 and Enable2 to be delayed. The second delay circuit unit 80 outputs the delayed constant output data Q and the delayed inverted sub output data QB after performing the operation, and the constant output data Q and the sub output data QB. ) Are connected to each other in a cross couple.

구체적으로, 제1 지연 회로부(60)는 공급 전원단(VDD)에 일측이 연결되며 게이트로 부출력 데이터(QB)를 입력받는 PMOS 트랜지스터(MP3)와, PMOS 트랜지스터(MP3)의 타측과 정출력 데이터(Q)를 출력하는 정출력단 사이에 연결되며 게이트로 인에이블 신호(Enable2)를 입력받는 PMOS 트랜지스터(MP4)와, 부출력 데이터(QB)를 출력하는 부출력단과 전류원(Ictrl1) 사이에 연결되며 게이트로 정입력 데이터(D)를 입력받는 NMOS 트랜지스터(MN6)와, 부출력단과 접지전원단(GND) 사이에 직렬연결되며 게이트로 인에이블신호(Enable1)를 입력받는 NMOS 트랜지스터(MN4) 및 정출력단에 게이트가 연결되는 NMOS 트랜지스터(MN5)로 이루어진다.In detail, the first delay circuit unit 60 has a PMOS transistor MP3 having one side connected to the supply power supply terminal VDD and receiving the negative output data QB through a gate, and the other side and the positive output of the PMOS transistor MP3. Connected between the PMOS transistor MP4 that receives the enable signal Enable2 as a gate and is connected between the positive output terminal that outputs the data Q, and the sub-output terminal that outputs the sub output data QB and the current source Ictrl1. And an NMOS transistor MN6 receiving positive input data D through a gate, and a NMOS transistor MN4 connected in series between a negative output terminal and a ground power supply terminal GND, and receiving an enable signal Enable1 through a gate. The NMOS transistor MN5 has a gate connected to the constant output terminal.

제2 지연 회로부(80)는 공급 전원단(VDD)에 일측이 연결되며 게이트로 정출력 데이터(Q)를 입력받는 PMOS 트랜지스터(MP5)와, PMOS 트랜지스터(MP5)의 타측과 부출력 데이터(QB)를 출력하는 부출력단 사이에 연결되며 게이트로 인에이블 신호(Enable1)를 입력받는 PMOS 트랜지스터(MP6)와, 전류원(Ictrl2)과 부출력 데이터(QB)를 출력하는 부출력단 사이에 연결되며 게이트로 정입력 데이터(D)를 입력받는 PMOS 트랜지스터(MP7)와, 정출력단과 접지전원단(GND) 사이에 직렬연결되며 게이트로 인에이블신호(Enable2)를 입력받는 NMOS 트랜지스터(MN7) 및 부출력단에 게이트가 연결되는 NMOS 트랜지스터(MN8)로 이루어진다.The second delay circuit unit 80 has a PMOS transistor MP5 having one side connected to the supply power supply terminal VDD and receiving the positive output data Q through the gate, the other side of the PMOS transistor MP5 and the negative output data QB. Is connected between the PMOS transistor (MP6) receiving the enable signal (Enable1) as a gate and the sub-output terminal for outputting the current source (Ictrl2) and the sub-output data (QB) to the gate. The PMOS transistor MP7 receiving the positive input data D and the NMOS transistor MN7 and the negative output terminal connected in series between the positive output terminal and the ground power supply terminal GND and receiving the enable signal Enable2 as a gate. An NMOS transistor MN8 having a gate connected thereto.

도 5는 본 발명의 다른 실시예에 따른 상기 도 4의 지연 회로에 대한 신호 다이어그램도로서, 정입력 데이터(D), 인에이블 신호(Enable1, Enable2)와 정출력 데이터(Q)의 신호 관계를 도시하였다.FIG. 5 is a signal diagram of the delay circuit of FIG. 4 according to another embodiment of the present invention. The signal relationship between positive input data D, enable signals Enable1 and Enable2, and positive output data Q is shown in FIG. Shown.

도 4 및 도 5를 참조하여, 본 발명의 다른 실시예에 따른 지연 회로의 지연 동작을 아래에 설명한다.4 and 5, a delay operation of a delay circuit according to another embodiment of the present invention will be described below.

본 발명의 다른 실시예에 따른 지연 회로에서 정입력 데이터(D)가 "하이"일 때 인에이블 신호(Enable1, Enable2)는 각각 "하이", "로우"로 되어, 전류원(Ictrl1)을 제어함으로써 지연된 정출력 데이터(Q)를 다이내믹하게 출력하고, 정입력 데이터(D)가 "로우"일 때 인에이블 신호(Enable1, Enable2)는 각각 "로우", "하이"로 되어 전류원(Ictrl2)을 제어함으로써 지연된 정출력 데이터(Q)를 다이내믹하게 출력하게 된다.In the delay circuit according to another embodiment of the present invention, when the positive input data D is "high", the enable signals Enable1 and Enable2 become "high" and "low", respectively, by controlling the current source Ictrl1. The delayed constant output data Q is dynamically output, and when the positive input data D is "low", the enable signals Enable1 and Enable2 become "low" and "high", respectively, to control the current source Ictrl2. As a result, the delayed constant output data Q is dynamically output.

먼저, 정입력 데이터(D)가 "하이"이고, 인에이블 신호(Enable1, Enable2)가 각각 "하이", "로우"일 때, 정입력 데이터(D) 및 인에이블 신호(Enable1)를 각각 게이트로 인가받는 NMOS 트랜지스터(MN6, MN4)와 인에이블 신호(Enable2)를 게이트로 인가받는 PMOS 트랜지스터(MP4)가 각각 턴-온되어 부출력 데이터(QB)를 출력하는 부출력단으로 "로우"가 출력되고, 상기 "로우" 신호에 의해 PMOS 트랜지스터(MP3)가 턴-온되어 출력 데이터(Q)를 출력하는 정출력단으로는 "하이"가 출력된다. 이때, 정출력단이 "하이"가 되는 속도와 부출력단이 "로우"가 되는 속도는 PMOS 트랜지스터(MP3)가 턴-온 속도와 비례하는 데, 이는 전류원(Ictrl1)의 전류량에 의해 결정되어 진다. 한편, 제2 지연 회로부(80)에서는 NMOS 트랜지스터(MN7), 2개의 PMOS 트랜지스터(MP6, MP7)가 모두 턴-오프되어 아무 동작도 일어나지 않게 된다.First, when the positive input data D is "high" and the enable signals Enable1 and Enable2 are "high" and "low", respectively, the positive input data D and the enable signal Enable1 are gated, respectively. The NMOS transistors MN6 and MN4 and the PMOS transistor MP4 receiving the enable signal Enable2 are turned on to output the low output data QB to the low output terminal. The PMOS transistor MP3 is turned on by the "low" signal, and "high" is output to the positive output terminal for outputting the output data Q. At this time, the speed at which the positive output terminal is "high" and the speed at which the negative output terminal is "low" are proportional to the turn-on speed of the PMOS transistor MP3, which is determined by the current amount of the current source Ictrl1. On the other hand, in the second delay circuit unit 80, both the NMOS transistor MN7 and the two PMOS transistors MP6 and MP7 are turned off so that no operation occurs.

다음으로, 정입력 데이터(D)가 "하이"이고, 인에이블 신호(Enable1, Enable2)가 각각 "로우", "하이"일 때는 인에이블 신호(Enable1, Enable2)에 의해 제어되는 NMOS 트랜지스터(MN4) 및 PMOS 트랜지스터(MP4)가 턴-오프되어 제1 지연 회로부(60)는 아무 동작을 수행하지 않게 된다.Next, when the positive input data D is "high" and the enable signals Enable1 and Enable2 are "low" and "high", respectively, the NMOS transistor MN4 controlled by the enable signals Enable1 and Enable2. ) And the PMOS transistor MP4 are turned off so that the first delay circuit unit 60 does not perform any operation.

다음으로, 정입력 데이터(D)가 "로우"이고, 인에이블 신호(Enable1, Enable2)가 각각 "로우", "하이"일 때, 인에이블 신호(Enable1) 및 정입력 데이터(D)를 각각 게이트로 인가받는 PMOS 트랜지스터(MP6, MP7)와 인에이블 신호(Enable2)를 게이트로 인가받는 NMOS 트랜지스터(MN7)가 각각 턴-온되어 부출력 데이터(QB)를 출력하는 부출력단으로 "하이"가 출력되고, 상기 "하이" 신호에의해 NMOS 트랜지스터(MN8)가 턴-온되어 출력 데이터(Q)를 출력하는 정출력단으로는 "로우"가 출력된다. 이때, 정출력단이 "로우"가 되는 속도와 부출력단이 "하이"가 되는 속도는 NMOS 트랜지스터(MN8)가 턴-온 속도와 비례하는 데, 이는 전류원(Ictrl2)의 전류량에 의해 결정되어 진다. 한편, 제1 지연 회로부(60)에서는 PMOS 트랜지스터(MP4), 2개의 NMOS 트랜지스터(MN6, MN4)가 모두 턴-오프되어 아무 동작도 일어나지 않게 된다.Next, when the positive input data D is "low" and the enable signals Enable1 and Enable2 are "low" and "high", respectively, the enable signal Enable1 and the positive input data D are respectively displayed. PMOS transistors MP6 and MP7 applied to the gate and NMOS transistor MN7 applied to the enable signal Enable2 are respectively turned on to output high to the sub output stage for outputting the sub output data QB. The NMOS transistor MN8 is turned on by the " high " signal and " low " is output to the constant output terminal for outputting the output data Q. At this time, the speed at which the positive output terminal becomes "low" and the speed at which the negative output terminal becomes "high" are proportional to the turn-on speed of the NMOS transistor MN8, which is determined by the amount of current of the current source Ictrl2. On the other hand, in the first delay circuit unit 60, both the PMOS transistor MP4 and the two NMOS transistors MN6 and MN4 are turned off so that no operation occurs.

마지막으로, 정입력 데이터(D)가 "로우"이고, 인에이블 신호(Enable1, Enable2)가 각각 "하이", "로우"일 때는 인에이블 신호(Enable1, Enable2)에 의해 제어되는 NMOS 트랜지스터(MN7) 및 PMOS 트랜지스터(MP6)가 턴-오프되어 제2 지연 회로부(60)는 아무 동작을 수행하지 않게 된다.Finally, when the positive input data D is "low" and the enable signals Enable1 and Enable2 are "high" and "low", respectively, the NMOS transistor MN7 controlled by the enable signals Enable1 and Enable2. ) And the PMOS transistor MP6 are turned off so that the second delay circuit unit 60 does not perform any operation.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 이루어지는 본 발명은, 전류원의 간단한 제어를 통해 원하는 지연값을 얻을 수 있으며, 넓은 범위의 공급 전원에서 재설계없이 적용되어 질 수 있다. 또한, 본 발명은 온도 변화에 영향을 받지 않는 지연 회로 내 PMOS 트랜지스터 및 NMOS 트랜지스터의 상호 보완적인 회로 구성으로 인해 안정적인 지연값을 보장할 수 있는 탁월한 효과를 구현한다. 그리고, 원하는 지연값이 큰 경우에라도 전류원 제어만으로 가능하여 전력 소모가 작아져 저전력 동작이 가능하며, 그에 따른 VLSI 설계시의 비용 절감 효과 및 성능 증대 효과를 아울러 구현할 수 있다.The present invention made as described above, the desired delay value can be obtained through simple control of the current source, it can be applied without redesign in a wide range of power supply. In addition, the present invention implements an excellent effect of ensuring a stable delay value due to the complementary circuit configuration of the PMOS transistor and the NMOS transistor in the delay circuit is not affected by temperature changes. In addition, even if the desired delay value is large, only current source control is possible, so that power consumption is reduced, and thus low power operation is possible. Accordingly, the cost reduction and performance increase effect in VLSI design can be realized.

Claims (13)

입력 데이터를 소정 시간 지연하여 출력 데이터로 출력하는 지연 회로에 있어서,A delay circuit for outputting input data as output data with a predetermined time delay, 일측이 접지전원에 연결되는 전류원;A current source having one side connected to a ground power source; 상기 전류원에 각각 연결되어 전류 제어를 받으며, 지연하고자 하는 정입력 데이터 및 반전된 부입력 데이터에 응답하여 지연 동작을 수행한 후 지연된 정출력 데이터 및 지연되어 반전된 부출력 데이터를 각각 출력하되, 상기 정출력 데이터 및 상기 부출력 데이터가 서로 크로스 커플로 연결되는 제1 및 제2 지연 수단을 포함하여 이루어지며,Respectively connected to the current source to receive current control, and perform a delay operation in response to positive input data and inverted sub-input data to be delayed, and output delayed positive output data and delayed inverted sub-output data, respectively. And first and second delay means for connecting the constant output data and the sub output data to each other in cross-coupling, 상기 제1 지연수단은 상기 정입력 데이터가 "하이" 레벨일 때 구동되어 지연된 상기 정출력 데이터 및 상기 부출력 데이터를 출력하는 것을 특징으로 하는 지연 회로.And the first delay means is driven when the positive input data is at the " high " level to output the delayed positive output data and the negative output data. 제 1 항에 있어서, 상기 제1 지연 수단은,The method of claim 1, wherein the first delay means, 공급 전원단에 일측이 연결되며 상기 부출력 데이터를 게이트로 입력받는 제1 PMOS 트랜지스터;A first PMOS transistor having one side connected to a supply power terminal and receiving the sub-output data as a gate; 상기 제1 PMOS 트랜지스터의 타측과 상기 정출력 데이터를 출력하는 정출력 단자 사이에 연결되며 게이트로 상기 부입력 데이터를 입력받는 제2 PMOS 트랜지스터;A second PMOS transistor connected between the other side of the first PMOS transistor and a constant output terminal for outputting the constant output data and receiving the sub-input data through a gate; 상기 부출력 데이터를 출력하는 부출력 단자와 상기 전류원의 타측 사이에 연결되며 게이트로 상기 정입력 데이터를 입력받는 제1 NMOS 트랜지스터; 및A first NMOS transistor connected between the negative output terminal for outputting the negative output data and the other side of the current source and receiving the positive input data through a gate; And 상기 부출력 단자와 접지전원단 사이에 직렬연결되며 게이트로 상기 정입력 데이터를 입력받는 제2 NMOS 트랜지스터 및 상기 정출력 단자에 게이트가 연결되는 제3 NMOS 트랜지스터A second NMOS transistor connected in series between the negative output terminal and a ground power supply terminal and receiving the positive input data through a gate, and a third NMOS transistor connected to a gate of the positive output terminal; 를 포함하여 이루어지는 지연 회로.Delay circuit comprising a. 제 2 항에 있어서, 상기 제1 지연 수단을 통한 상기 정출력 데이터 및 상기 부출력 데이터에 대한 지연값은,The method of claim 2, wherein the delay values for the constant output data and the sub output data through the first delay means are: 상기 제1 PMOS 트랜지스터의 게이트로 인가되는 상기 전류원으로부터의 전류량에 의해 제어되는 것을 특징으로 하는 지연 회로.And controlling the amount of current from the current source applied to the gate of the first PMOS transistor. 제 1 항에 있어서, 상기 제2 지연 수단은,The method of claim 1, wherein the second delay means, 상기 정입력 데이터가 "로우" 레벨일 때 구동되어 지연된 상기 정출력 데이터 및 상기 부출력 데이터를 출력하는 것을 특징으로 하는 지연 회로.And outputting the delayed positive output data and the negative output data when the positive input data is at a "low" level. 제 4 항에 있어서, 상기 제2 지연 수단은,The method of claim 4, wherein the second delay means, 공급 전원단에 일측이 연결되며 상기 정출력 데이터를 게이트로 입력받는 제1 PMOS 트랜지스터;A first PMOS transistor having one side connected to a power supply terminal and receiving the constant output data as a gate; 상기 제1 PMOS 트랜지스터의 타측과 상기 부출력 데이터를 출력하는 부출력 단자 사이에 연결되며 게이트로 상기 정입력 데이터를 입력받는 제2 PMOS 트랜지스터;A second PMOS transistor connected between the other side of the first PMOS transistor and a sub output terminal for outputting the sub output data and receiving the positive input data through a gate; 상기 정출력 데이터를 출력하는 정출력 단자와 상기 전류원의 타측 사이에 연결되며 게이트로 상기 부입력 데이터를 입력받는 제1 NMOS 트랜지스터; 및A first NMOS transistor connected between the constant output terminal for outputting the constant output data and the other side of the current source and receiving the sub-input data through a gate; And 상기 정출력 단자와 접지전원단 사이에 직렬연결되며 게이트로 상기 부입력 데이터를 입력받는 제2 NMOS 트랜지스터 및 상기 부출력 단자에 게이트가 연결되는 제3 NMOS 트랜지스터A second NMOS transistor connected in series between the positive output terminal and a ground power supply terminal, the second NMOS transistor receiving the negative input data through a gate, and a third NMOS transistor connected to a gate of the negative output terminal; 를 포함하여 이루어지는 지연 회로.Delay circuit comprising a. 제 5 항에 있어서, 상기 제2 지연 수단을 통한 상기 정출력 데이터 및 상기 부출력 데이터에 대한 지연값은,The method of claim 5, wherein the delay value for the constant output data and the sub-output data through the second delay means, 상기 제1 PMOS 트랜지스터의 게이트로 인가되는 상기 전류원으로부터의 전류량에 의해 제어되는 것을 특징으로 하는 지연 회로.And controlling the amount of current from the current source applied to the gate of the first PMOS transistor. 입력 데이터를 소정 시간 지연하여 출력 데이터로 출력하는 지연 회로에 있어서,A delay circuit for outputting input data as output data with a predetermined time delay, 일측이 접지전원에 연결되는 제1 전류원;A first current source having one side connected to a ground power source; 일측이 공급전원단에 연결되는 제2 전류원;A second current source having one side connected to a supply power supply terminal; 상기 제1 전류원에 연결되어 전류 제어를 받으며, 지연하고자 하는 정입력 데이터, 제1 및 제2 인에이블 신호에 응답하여 지연 동작을 수행한 후 지연된 정출력 데이터 및 지연되어 반전된 부출력 데이터를 출력하는 제1 지연 수단; 및A current control connected to the first current source and performing a delay operation in response to the positive input data to be delayed and the first and second enable signals, and outputting the delayed positive output data and the delayed negative output data. First delay means; And 상기 제2 전류원에 연결되어 전류 제어를 받으며, 상기 정입력 데이터, 상기 제1 및 제2 인에이블 신호에 응답하여 지연 동작을 수행한 후 상기 정출력 데이터 및 상기 부출력 데이터를 출력하는 제2 지연 수단을 포함하며,A second delay connected to the second current source to receive current control, and performing a delay operation in response to the positive input data and the first and second enable signals, and outputting the positive output data and the sub output data. Means, 상기 제1 및 제2 지연 수단으로부터의 정출력 데이터 및 부출력 데이터는 서로 크로스 커플로 연결되는 것을 특징으로 하는 지연 회로.And the constant output data and the sub output data from the first and second delay means are connected to each other in a cross couple. 제 7 항에 있어서, 상기 제1 지연 수단은,The method of claim 7, wherein the first delay means, 상기 정입력 데이터가 "하이" 레벨이고, 상기 제1 및 제2 인에이블 신호가 각각 "하이" 및 "로우" 레벨일 때 구동되어 지연된 상기 정출력 데이터 및 상기 부출력 데이터를 출력하는 것을 특징으로 하는 지연 회로.And when the positive input data is at the "high" level and the first and the second enable signals are at the "high" and "low" levels, respectively, to output the delayed positive output data and the sub output data. Delay circuit. 제 7 항에 있어서, 상기 제1 지연 수단은,The method of claim 7, wherein the first delay means, 공급 전원단에 일측이 연결되며 게이트로 상기 부출력 데이터를 입력받는 제1 PMOS 트랜지스터;A first PMOS transistor having one side connected to a supply power terminal and receiving the sub-output data through a gate; 상기 제1 PMOS 트랜지스터의 타측 및 상기 정출력 데이터를 출력하는 정출력단 사이에 연결되며 게이트로 상기 제2 인에이블 신호를 입력받는 제2 PMOS 트랜지스터;A second PMOS transistor connected between the other side of the first PMOS transistor and a constant output terminal for outputting the constant output data, and receiving the second enable signal through a gate; 상기 부출력 데이터를 출력하는 부출력단 및 상기 제1 전류원 사이에 연결되며 게이트로 상기 정입력 데이터를 입력받는 제1 NMOS 트랜지스터; 및A first NMOS transistor connected between a sub-output terminal for outputting the sub-output data and the first current source and receiving the positive input data through a gate; And 상기 부출력단 및 접지전원단 사이에 직렬연결되며 게이트로 상기 제1 인에이블신호를 입력받는 제2 NMOS 트랜지스터 및 상기 정출력단에 게이트가 연결되는 제3 NMOS 트랜지스터A second NMOS transistor connected in series between the sub-output terminal and a ground power supply terminal and receiving the first enable signal through a gate, and a third NMOS transistor connected to a gate of the positive output terminal; 를 포함하여 이루어지는 지연 회로.Delay circuit comprising a. 제 9 항에 있어서, 상기 제1 지연 수단을 통한 상기 정출력 데이터 및 상기 부출력 데이터에 대한 지연값은,10. The method of claim 9, wherein the delay values for the constant output data and the sub output data through the first delay means are: 상기 제1 PMOS 트랜지스터의 게이트로 인가되는 상기 제1 전류원으로부터의 전류량에 의해 제어되는 것을 특징으로 하는 지연 회로.And controlling the amount of current from the first current source applied to the gate of the first PMOS transistor. 제 7 항에 있어서, 상기 제2 지연 수단은,The method of claim 7, wherein the second delay means, 상기 정입력 데이터가 "로우" 레벨이고, 상기 제1 및 제2 인에이블 신호가 각각 "로우" 및 "하이" 레벨일 때 구동되어 지연된 상기 정출력 데이터 및 상기 부출력 데이터를 출력하는 것을 특징으로 하는 지연 회로.And when the positive input data is at the "low" level and the first and the second enable signals are at the "low" and "high" levels, respectively, to output the delayed positive output data and the sub output data. Delay circuit. 제 7 항에 있어서, 상기 제2 지연 수단은,The method of claim 7, wherein the second delay means, 공급 전원단에 일측이 연결되며 게이트로 상기 정출력 데이터를 입력받는 제1 PMOS 트랜지스터;A first PMOS transistor having one side connected to a supply power terminal and receiving the constant output data through a gate; 상기 제1 PMOS 트랜지스터의 타측 및 상기 부출력 데이터를 출력하는 부출력단 사이에 연결되며 게이트로 상기 제1 인에이블 신호를 입력받는 제2 PMOS 트랜지스터;A second PMOS transistor connected between the other side of the first PMOS transistor and a sub-output terminal for outputting the sub-output data and receiving the first enable signal through a gate; 상기 제2 전류원 및 상기 부출력 데이터를 출력하는 부출력단 사이에 연결되며 게이트로 상기 정입력 데이터를 입력받는 제3 PMOS 트랜지스터; 및A third PMOS transistor connected between the second current source and a sub output terminal for outputting the sub output data and receiving the positive input data through a gate; And 상기 정출력단 및 접지전원단 사이에 직렬연결되며 게이트로 상기 제2 인에이블신호를 입력받는 제1 NMOS 트랜지스터 및 상기 부출력단에 게이트가 연결되는 제2 NMOS 트랜지스터A first NMOS transistor connected in series between the positive output terminal and a ground power supply terminal, the first NMOS transistor receiving the second enable signal through a gate, and a second NMOS transistor connected to a gate of the sub output terminal; 를 포함하여 이루어지는 지연 회로.Delay circuit comprising a. 제 12 항에 있어서, 상기 제2 지연 수단을 통한 상기 정출력 데이터 및 상기 부출력 데이터에 대한 지연값은,The method of claim 12, wherein the delay value for the constant output data and the sub-output data through the second delay means, 상기 제2 NMOS 트랜지스터의 게이트로 인가되는 상기 제2 전류원으로부터의 전류량에 의해 제어되는 것을 특징으로 하는 지연 회로.And controlling the amount of current from the second current source applied to the gate of the second NMOS transistor.
KR1019980061125A 1998-12-30 1998-12-30 Delay circuit for low power KR100333689B1 (en)

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