KR100332409B1 - 에스디에이치 상의 가상컨테이너 단위 스위칭 장치 - Google Patents

에스디에이치 상의 가상컨테이너 단위 스위칭 장치 Download PDF

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Abstract

본 발명은 동기식 디지털 계위의 구현을 위한 가상 컨테이너의 스위칭에 관한 것으로, 특히 지터의 발생을 최소화 하고, 타임슬롯을 정렬할 필요가 없어 구성을 간단히 할 수 있는 장치에 관한 것으로써, 발명은 SDH 상의 가상컨테이너 단위 스위칭 장치를 제공하기 위한 것으로, 이러한 본 발명은 입력되는 STM-1 프레임을 분석하여 3개의 STS-1 프레임을 추출하고, 추출된 STS-1 프레임에서 각각의 TU 포인터를 해석하여 실제의 VC 데이터만을 메모리부에 전송하는 STM-1/VC 디맵퍼부와; 상기 메모리부에 저장된 VC 데이터를 입력받아 STM-1으로 맵핑하여 전송하는 VC/STM-1 맵퍼부와; 상기 STM-1/VC 디맵퍼부의 VC 데이터를 저장하는 메모리부와; 상기 메모리부의 VC 데이터를 입력받아 디맵핑하여 라인상으로 전송하는 라인 VC 디맵퍼부와; 라인상의 VC 데이터를 맵핑하여 상기 메모리부로 전송하는 라인 VC 맵퍼부로 구성되어, SDH 상의 VC 단위 스위칭에서 지터의 발생을 최소화시킬 수 있게 되는 것이다.

Description

에스디에이치 상의 가상컨테이너 단위 스위칭 장치 {Apparatus for switching by virtual container upon SDH}
본 발명은 SDH(Synchronous Digital Hierarchy, 동기식 디지털 계위)의 구현을 위한 VC(Virtual Container, 가상 컨테이너)의 스위칭에 관한 것으로, 특히 VC 스위칭에 있어서, 지터의 발생을 최소화 하고, 타임슬롯을 정렬할 필요가 없어 구성을 간단히 할 수 있는 SDH 가상컨테이너(VC) 스위칭 장치에 관한 것이다.
일반적으로 공중 전기통신망에서 사용가능한 디지털 신호 계위는 ITU-T 권고 G.720의 PDH(Pleisynchronous Digital Hierarchy, 유사동기식 디지털 계위)와 G.707의 SDH가 있으며, 이들은 망노드의 다중화 원리, 동기신호 공급, 망 유지보수 신호의 전송에 있어서 많은 차이가 있다. 동기식 망에서는 다중화를 위해 바이트 단위의 스터핑을 고려한 기본신호를 STM-1/STM-0으로 정의하고 이를 바이트 단위로 교차하여 STM-n(Synchronous Transport Module level n, 동기 트랜스포트 모듈 n) 신호로 다중화한다. 다중화된 신호의 속도는 STM-1/STM-0의 정수배가 되고, 저속신호의 액세스는 일단계 역다중화로 가능하다. 이러한 동기식 망에서는 망 운용 유지보수를 위하여 충분한 오버헤드의 할당 및 유지보수 신호를 정의하고 있고 전세계 단일 표준화가 이루어져 있다.
도1은 종래 SDH 상의 가상컨테이너 단위 스위칭 장치의 블록구성도이다.
상기 첨부된 도1을 참고하면, 입력된 STM-1의 프레임을 분석하여 내부의 3개의 STS-1(Synchronous Transport Signal - level 1) 프레임을 찾아내는 STM-1 디맵퍼부(11)와; STS-1 프레임을 맵핑하여 STM-1의 프레임으로 만들어 전송하는 STM-1 맵퍼부(12)와; 상기 STM-1 디맵퍼부(11)에서 찾아낸 STS-1 프레임을 저장하고, J1 위치가 정렬된 STS-1 프레임을 저장하여 상기 STM-1 맵퍼부(12)에서 읽어갈 수 있도록 하는 메모리부(13)와; 상기 메모리부(13)에 저장된 STS-1 프레임 내부에서 J1 위치를 정렬하여 타임슬롯상의 위치가 모두 동일하도록 하는 타임할당 메모리부(14)와; 상기 메모리부(13)에 저장된 STS-1 데이터를 디맵핑하여 라인상으로 전송하는 라인 STS-1 디맵퍼부(15)와; 라인상으로부터 인가되는 STS-1 프레임을 디맵핑하여 J1 타임으로 정렬하고 상기 메모리부(16)로 전송하는 라인 STS-1 맵퍼부(16)로 구성된다.
여기서 도1의 'STS-1 Data x 3'은 STS-1 데이터의 3개 데이터 버스를 나타낸다.
이와 같이 구성된 종래 장치의 동작을 설명하면 다음과 같다.
먼저, SDH 상의 VC 단위 스위칭을 수행하기 위하여 STM-1 디맵퍼부(11)는 STM-1의 프레임을 분석하여 내부의 3개의 STS-1 프레임을 찾아내고, 찾아낸 STS-1 프레임 내부의 J1 위치를 정렬하여 타임 슬롯상 위치를 모두 동일하게 하는 방식으로 처리한다. 따라서 J1 위치를 정렬하여 동일한 위치에 두기 위한 버퍼 메모리인 메모리부(13)가 필요하게 된다. 그리고 맵퍼부(12)는 메모리부(13)에 저장된 STS-1 프레임을 맵핑하여 STM-1의 프레임으로 만들어 전송하게 된다.
또한, 라인 상의 STM-1 용량 신호에도 상기한 J1 위치의 타임슬롯과 동일한 위치의 타임슬롯으로 정렬되어 맞추어진 STS-1 프레임이 형성되도록 한다. 상기 동일한 J1 타임슬롯으로 정렬된 6개의 STS-1 프레임을 사용하여 각 VC11 타임슬롯당 1바이트의 데이터를 저장하고, 이 데이터를 사용하여 타임 스위칭을 수행한다. 타임 스위칭의 정보는 메모리부에 할당되어 있는 별도의 메모리(Mem#1)(21)에 등록한다.
상기 STS-1 프레임 데이터를 기록하는 메모리와 상기 기록된 STS-1을 읽어가는 메모리를 분리하기 위하여, 각 VC11 타임슬롯당 2바이트의 데이터를 저장하는 메모리(Mem#2, Mem#3)(22, 23)가 필요하다.
상기와 같은 종래 장치는 VC11, VC12, VC2, VC3 단위의 데이터 스위칭에 사용되며, 이의 동작을 위하여 각 타임슬롯당 1바이트의 데이터 용량을 필요로 하므로 클럭 주파수의 변이를 극복하기 위한 포인터 생성을 위해서 별도의 파일할당 메모리(Mem#4)(24)가 필요하다.
그러나 상기와 같은 종래의 기술은 VC 단위의 데이터 스위칭을 위하여 STS-1의 J1 타임을 맞추기 위한 버퍼 메모리인 타임할당 메모리부(14)의 용량을 크게 하여야 하는 문제점이 있었다.
또한, 입력되는 STM-1을 분석할 때 같이 입력되는 STM-1의 클럭을 사용하지 않고 자체 시스템 클럭을 사용함으로써 지터가 크게 발생하는 문제점도 있었다.
또한, STS-1 포맷의 포인터 생성을 위한 별도의 타임할당 메모리(Mem#4)(24)가 필요하다는 문제점도 있었다.
본 발명은 상기와 같은 종래 기술의 문제점을 해소하기 위하여 제안된 것으로, SDH 상의 VC 단위 데이터 스위칭에 있어서 지터의 발생을 최소화시키고 J1 타임슬롯과 동일한 타임슬롯으로 정렬하지 않고서도 VC 단위로 스위칭할 수 있는 SDH 상의 가상컨테이너 단위 스위칭 장치를 제공하는 것이 그 목적이다.
도1은 종래 SDH 상의 가상컨테이너 단위 스위칭 장치의 블록구성도이고,
도2는 본 발명에 의한 SDH 상의 가상컨테이너 단위 스위칭 장치의 블록구성도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : STM-1/VC 디맵퍼부 32 : VC/STM-1 맵퍼부
33 : 메모리부 34 : 메모리
35 : VC 메모리부 36 : 라인 디맵퍼부
37 : 라인 맵퍼부
상기와 같은 목적을 달성하기 위하여 안출한 본 발명에 의한 SDH 상의 가상컨테이너 단위 스위칭 장치는,
입력되는 STM-1 프레임을 분석하여 3개의 STS-1 프레임을 추출하고, 추출된 STS-1 프레임에서 각각의 TU 포인터를 해석하여 실제의 VC 데이터만을 메모리부에 전송하는 STM-1/VC 디맵퍼부와; 상기 STM-1/VC 디맵퍼부의 VC 데이터를 저장하는 메모리부와; 상기 메모리부에 저장된 VC 데이터를 입력받아 STM-1으로 맵핑하여 전송하는 VC/STM-1 맵퍼부와; 상기 메모리부의 VC 데이터를 입력받아 디맵핑하여 라인상으로 전송하는 라인 VC 디맵퍼부와; 라인상의 VC 데이터를 맵핑하여 상기 메모리부로 전송하는 라인 VC 맵퍼부로 이루어짐을 그 기술적 구성상의 특징으로 한다.
이하, 본 발명에 의한 SDH 상의 가상컨테이너 단위 스위칭 장치를 첨부된 도면을 참조하여 기술적 사상에 의한 일실시예를 설명하면 다음과 같다.
도2는 본 발명에 의한 SDH 상의 가상컨테이너 단위 스위칭 장치의 블록구성도이다.
상기 첨부된 도2를 참조하면, 입력되는 STM-1 프레임을 분석하여 3개의 STS-1 프레임을 추출하고, 추출된 STS-1 프레임에서 각각의 TU 포인터를 해석하여 실제의 VC 데이터만을 메모리부(33)에 전송하는 STM-1/VC 디맵퍼부(31)와; 상기 메모리부(33)에 저장된 VC 데이터를 입력받아 STM-1로 맵핑하여 전송하는 VC/STM-1 맵퍼부(32)와; 상기 STM-1/VC 디맵퍼부(31)의 VC 데이터를 저장하는 메모리부(33)와; 상기 메모리부(33)의 VC 데이터를 입력받아 디맵핑하여 라인상으로 전송하는 라인 VC 디맵퍼부(36)와; 라인상의 VC 데이터를 맵핑하여 상기 메모리부(33)로 전송하는 라인 VC 맵퍼부(37)로 구성된다.
상기에서 메모리부(33)는, 리드(Read) 포인터와 라이트(Write) 포인터에 의하여 동작하고 타임스위칭 정보를 저장하는 메모리(34)와; 상기 메모리(34)에 저장된 타임 스위칭 정보를 이용하여 리드(Read)하는 쪽의 타임슬롯(Time Slot)에 맞추어 해당 VC의 데이터를 리드 포인터(Pointer)가 가리키는 위치의 어드레스(Address)로부터 읽어 처리하는 VC 메모리부(35)를 포함하여 구성된다.
이하, 상기와 같은 구성의 본 발명에 의한 것으로, SDH 상의 가상컨테이너 단위 스위칭 장치 동작을 첨부한 도2를 참조하여 상세히 설명하면 다음과 같다.
STM-1 데이터 신호와 함께 입력되는 155MHz 클럭을 사용하여, VC 메모리부(35)에 데이터를 저장하고, 다른 모든 기능부의 동작도 제어한다. 또한, VC 메모리(35)로부터 라인쪽으로 데이터를 전송하는 경우에도 상기 클럭을 분주하여 사용한다.
상기 STM-1/VC 디맵퍼부(31)는 입력되는 STM-1 데이터를 분석하여, STS-1 신호를 3개 추출하고, 이로부터 각 TU 포인터를 해석하여 실제 VC 데이터만을 검출하며, 상기 검출된 VC 데이터를 상기 VC 메모리부(35)에 저장한다.
따라서, 종래 기술 처럼 J1 타임슬롯과 동일한 타임슬롯으로의 정렬은 필요하지 않게 된다.
그리고, 다채널인 경우 종래의 기술처럼 VC11, VC12, VC2, VC3 단위의 데이터 뿐만 아니라 VC4 단위 데이터의 스위칭도 가능하게 된다.
이하에서는, VC11 데이터의 처리를 일 예로 설명한다.
상기 VC 메모리부(35)는 각 VC11 단위로 16바이트의 메모리 큐를 가진다.
STM-1로부터 얻어지는 각 VC11은 이 16바이트의 메모리 큐에 저장되고, 상기 메모리 큐는 4비트의 write, read 포인터로 동작한다.
또한, 스위칭 정보는 종래 기술과 마찬가지로 별도의 메모리(34)에 저장되도록 구성한다.
상기 메모리(34)에 저장된 스위칭 정보를 사용하여, VC 메모리(35)는 read하는 쪽의 타임 슬롯에 맞추어 해당 VC의 데이터를 read 포인터가 가리키는 위치 또는 주소의 메모리로부터 읽어 처리하게 된다.
상기 메모리 큐의 4비트 read, write 포인터는 STS-1 내의 AU 포인터(VC-3/4 단위 스위칭일 경우), TU 포인터(VC/11/12/2 단위 스위칭일 경우)의 생성에 직접 사용가능하게 된다.
그러므로, 본 발명은 SDH의 VC 단위 스위칭에서 발생되는 지터를 최소화시켜 VC 단위로 스위칭하게 되는 것이다.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
이상에서 살펴본 바와 같이, 본 발명에 의한 SDH 상의 가상컨테이너 단위 스위칭 장치는 STM-1과 동시에 입력되는 155MHz 클럭신호를 사용하여 VC 메모리에 데이터가 기록 또는 저장되는 모든 동작을 제어하고, VC 메모리로부터 라인쪽으로 데이터를 출력할 때에도 상기 클럭을 분주하여 사용하기 때문에 지터의 발생을 최소화시킬 수 있는 효과가 있게 된다.
또한 본 발명은 STM-1을 분석하여 STS-1을 3개 추출하고, 이로부터 각 TU 포인터를 해석하여 실제 VC 데이터만을 VC 메모리에 저장하므로 J1 타임슬롯과 동일한 타임 슬롯으로의 정렬이 필요하지 않고, 타임할당용 메모리도 불필요하게 되는 효과도 있다.
더불어 본 발명은 VC11, VC12, VC2, VC3 단위 뿐만 아니라 VC4 단위의 스위칭도 가능한 효과가 있게 된다.
나아가 본 발명에 의한 메모리 큐의 4비트 read, write 포인터는 STS-1 내의 AU 포인터(VC-3/4 단위 스위칭일 경우), TU 포인터(VC11/12/2 단위 스위칭일 경우)의 생성에 직접 사용가능한 효과도 있게 된다.

Claims (2)

  1. SDH 상의 가상컨테이너 단위 스위칭 장치에 있어서,
    입력되는 STM-1 프레임을 분석하여 3개의 STS-1 프레임을 추출하고, 추출된 STS-1 프레임에서 각각의 TU 포인터를 해석하여 실제의 VC 데이터만을 메모리부에 전송하는 STM-1/VC 디맵퍼부와;
    상기 STM-1/VC 디맵퍼부의 VC 데이터를 저장하는 메모리부와;
    상기 메모리부에 저장된 VC 데이터를 입력받아 STM-1으로 맵핑하여 전송하는 VC/STM-1 맵퍼부와;
    상기 메모리부의 VC 데이터를 입력받아 디맵핑하여 라인상으로 전송하는 라인 VC 디맵퍼부와;
    라인상의 VC 데이터를 맵핑하여 상기 메모리부로 전송하는 라인 VC 맵퍼부로 구성된 것을 특징으로 하는 SDH 상의 가상컨테이너 단위 스위칭 장치.
  2. 제 1항에 있어서, 상기 메모리부는,
    리드 포인터와 라이트 포인터에 의하여 동작하고 타임스위칭 정보를 저장하는 메모리와;
    상기 메모리에 저장된 타임스위칭 정보를 이용하여 리드하는 쪽의 타임슬롯에 맞추어 해당 VC의 데이터를 리드 포인터가 가리키는 위치의 어드레스로부터 읽어 처리하는 VC 메모리부를 포함하여 구성된 것을 특징으로 하는 SDH 상의 가상컨테이너 단위 스위칭 장치.
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* Cited by examiner, † Cited by third party
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US5361263A (en) * 1991-03-15 1994-11-01 U.S. Philips Corporation Transmission system for the synchronous digital hierarchy

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