KR100331281B1 - Redundant memory cell reparing circuit of a memory device - Google Patents
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Abstract
본 발명은 페일이 발생된 회로의 리던던시 셀로 리페어하고 테스트할 때 BIST(Bulit-in self test)를 이용한 알고리즘으로 리페어 및 테스트를 구현하여 셀프 테스트 및 자동으로 리페어함으로써 메모리장치의 신뢰성을 향상시킬 수 있도록 한 메모리장치의 리던던시 셀 리페어 회로에 관한 것으로서, 어드레스를 입력받는 어드레스 입력부(10)와, 어드레스 입력부(10)의 출력신호 래치하고 디코딩하여 노말 워드라인(30)을 억세스하도록 하는 어드레스 디코더(20)와, 페일 어드레스를 입력받아 래치하는 페일 어드레스 래치부(40)와, 페일 어드레스 래치부(40)의 출력값과 디코딩된 어드레스를 서로 비교하여 페일 어드레스와 디코딩된 어드레스가 일치할 경우 노말 워드라인(30)을 디스에이블시키고 리던던시 워드라인(60)을 인에이블시키는 어드레스 비교부(50)로 이루어져 새로 입력되는 디코딩 어드레스와 페일 어드레스 래치부에 저장된 데이터와 비교하여 동일할 경우 노말 워드라인(30)을 디스에이블 시킴과 아울러 리던던시 워드라인(60)을 인에이블시켜 리페어를 수행하여 메모리장치의 신뢰성 및 수행능력을 향상시킬 수 있는 이점이 있다.The present invention is to improve the reliability of the memory device by performing a self-test and automatic repair by implementing a repair and test algorithm using the BIST (Bulit-in self test) when repairing and testing the redundancy cells of the failing circuit A redundancy cell repair circuit of a memory device, comprising: an address input unit 10 for receiving an address and an address decoder 20 for latching and decoding an output signal of the address input unit 10 to access a normal word line 30. And a fail address latch unit 40 which receives and latches a fail address, and compares an output value of the fail address latch unit 40 and a decoded address with each other, when the fail address and the decoded address coincide with each other. ) To the address comparison unit 50 that disables and enables the redundancy word line 60. In this case, the normal word line 30 is disabled and the redundancy word line 60 is enabled to perform repair when the same is compared with the data stored in the newly input decoding address and the fail address latch unit. There is an advantage to improve reliability and performance.
Description
본 발명은 메모리장치의 리던던시 셀 리페어 회로에 관한 것으로서, 보다 상세하게는 페일이 발생된 회로의 리던던시 셀로 리페어하고 테스트할 때 BIST(Bulit-in self test)를 이용한 알고리즘으로 리페어 및 테스트를 구현하여 셀프 테스트 및 자동으로 리페어함으로써 메모리장치의 신뢰성을 향상시킬 수 있도록 한 메모리장치의 리던던시 셀 리페어 회로에 관한 것이다.The present invention relates to a redundancy cell repair circuit of a memory device, and more particularly, when repairing and testing a redundancy cell of a failing circuit, a repair and a test are implemented using an algorithm using a bulk-in self test (BIST). The present invention relates to a redundancy cell repair circuit of a memory device that can be tested and automatically repaired to improve the reliability of the memory device.
메모리 장치에서 수많은 미세 셀 중 한 개라도 결함이 있으면 DRAM으로서 제구실을 하지 못하므로 페일품으로 처리된다. 하지만 DRAM의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높은데도 이를 페일품으로 폐기한다는 것을 수율을 낮추는 비효율적인 처리방식이다.If any one of a number of fine cells in the memory device is defective, it cannot be used as a DRAM and is treated as a fail product. However, as the density of DRAM increases, there is a high probability that defects will occur only in a small number of cells.
따라서, 이 경우 미리 DRAM내에 설치해둔 리던던시 셀을 이용하여 페일셀을 대체시킴으로써 수율을 높이는 방식을 채용한다. 리던던시회로를 설치함에 따라 칩의 면적이 증가하며 결함구제에 필요한 테스트의 증가 등이 문제가 되지만 DRAM에서는 칩의 면적증가가 그다지 많지 않아 64K∼256K DRAM에서부터 본격적으로 채용되고 있다.Therefore, in this case, a method of increasing the yield by adopting a redundancy cell installed in the DRAM in advance is replaced. The redundancy circuit increases the area of the chip and increases the test required for defect repair. However, the area of the chip does not increase much in DRAM, so it is adopted from 64K to 256K DRAM in earnest.
메모리 장치의 리던던시회로는 서브어레이 블록별로 설치되는데 스페어 ROW와 COLUMN을 미리 설치해두어 결함이 발생하여 페일으로 된 메모리셀을 ROW/COLUMN단위로 리던던시 셀로 치환하는 방식이 주로 사용된다. 웨이퍼 프로세서가 종료되면 테스트를 통해서 페일 메모리 셀을 골라내어 그에 해당하는 어드레스를 리던던시 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부회로에 행하며 이에 따라 실제 사용할 때에 페일라인에 해당하는 어드레스가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 된다.The redundancy circuit of the memory device is installed for each sub-array block, and a spare ROW and a COLUMN are installed in advance so that a defect occurs and a failing memory cell is replaced with a redundancy cell in ROW / COLUMN units. When the wafer processor is terminated, the internal circuit is programmed to select the fail memory cell through the test and replace the corresponding address with the address signal of the redundancy cell. Therefore, when an address corresponding to the fail line is input during actual use, a spare is instead provided. The selection changes to the line.
위와 같이 테스트 과정을 수행한 후 메모리 셀에 페일이 발생할 경우 리던던시 셀로 치환하게 되는데 이에 앞서 리던던시 셀도 테스트를 수행하여 페일이 발생할 경우에는 이 리던던시 셀로 치환이 되지 않도록 하고 있다.If a fail occurs in the memory cell after the test process as described above, the redundancy cell is replaced. In the meantime, the redundancy cell also performs a test so that the failing cell is not replaced with the redundancy cell.
도1은 종래 메모리 장치의 리던던시 셀 테스트 방법을 순차적으로 도시한 흐름도이다.1 is a flowchart sequentially illustrating a redundancy cell test method of a conventional memory device.
여기에 도시된 바와 같이 리던던시 셀을 테스트하기 위해 메모리 장치를 스페셜 모드로 셋팅한다(S10). 그런다음 테스트 하고자하는 리던던시 셀을 인에이블을 시키게 된다(S20). 이후 리던던시 셀에 데이터를 쓰고 읽기를 반복하여 테스트한다(S30). 이후 테스트 결과를 분석하여 페일 셀인가 정상 셀인가를 판단한다(S40).As shown here, the memory device is set to a special mode to test the redundancy cell (S10). Then, the redundancy cell to be tested is enabled (S20). Thereafter, data is written to the redundancy cell and tested by repeating reading (S30). Thereafter, the test result is analyzed to determine whether the fail cell is a normal cell (S40).
위와 같은 방법에 의해 메모리 셀을 테스트하고 페일이 발생했을 경우 페일이 발생된 셀을 리던던시 셀로 대체하기 위한 리페어 동작으로 폴리 등으로 구성된 퓨즈를 이용하여 리페어 동작을 수행하게 된다.When a memory cell is tested by the above method and a fail occurs, the repair operation is performed by using a fuse made of poly as a repair operation for replacing a failed cell with a redundant cell.
그러나, 메모리장치가 점차 고속, 고집적화 되어감에 따라 위와 같은 리페어 알고리즘을 구성할 때 소비되는 면적 비용이 점차로 증가되어가고 그로 인해 셀 효율이 낮아지고 기능이 점차 복잡해짐으로써 생산비용 역시 증가된다는 문제점이 있다.However, as memory devices become increasingly high-speed and high-density, the area cost consumed when constructing such a repair algorithm is gradually increased, and as a result, the cell cost is lowered and the function becomes more complicated, thereby increasing the production cost. have.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 페일이 발생된 회로의 리페어 동작 및 리던던시 셀을 테스트하기 위해 BIST(Bulit-in self test)를 이용한 알고리즘으로 리페어 동작을 수행한 후 테스트를 구현하여 셀프 테스트 및 자동으로 리페어를 수행할 수 있도록 한 메모리장치의 리던던시 셀 리페어 회로를 제공함에 있다.The present invention was created to solve the above problems, and an object of the present invention is to perform a repair operation with an algorithm using a bulk-in self test (BIST) to test a repair operation and a redundancy cell of a circuit in which a fail is generated. The present invention provides a redundancy cell repair circuit of a memory device capable of performing a test after performing the self test and repairing automatically.
도1은 종래 메모리 장치의 리던던시 셀 테스트 방법을 순차적으로 도시한 흐름도이다.1 is a flowchart sequentially illustrating a redundancy cell test method of a conventional memory device.
도 2는 본 발명의 제 1실시예에 의한 리던던시 셀 리페어 회로를 나타낸 블록구성도이다.2 is a block diagram illustrating a redundancy cell repair circuit according to a first embodiment of the present invention.
도 3은 본 발명의 제 2실시예에 의한 리던던시 셀 리페어 회로의 다른 실시예를 나타낸 블록구성도이다.3 is a block diagram showing another embodiment of the redundancy cell repair circuit according to the second embodiment of the present invention.
도 4는 본 발명의 제 2실시예에의한 리던던시 셀 리페어 회로를 SDRAM에 적용한 블록구성도이다.4 is a block diagram of a redundancy cell repair circuit according to a second embodiment of the present invention to SDRAM.
- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
10 : 어드레스 입력부 20 : 어드레스 디코더10: address input unit 20: address decoder
30 : 노말 워드라인 40 : 페일 어드레스 래치부30: normal word line 40: fail address latch portion
50 : 어드레스 비교부 60 : 리던던시 워드라인50: address comparison unit 60: redundancy word line
70 : 레벨 디텍터70: level detector
상기와 같은 목적을 실현하기 위한 본 발명은 어드레스를 입력받는 어드레스 입력부와, 어드레스 입력부의 출력신호 래치하고 디코딩하여 노말 워드라인을 억세스하도록 하는 어드레스 디코더와, 페일 어드레스를 입력받아 래치하는 페일 어드레스 래치부와, 페일 어드레스 래치부의 출력값과 디코딩된 어드레스를 서로 비교하여 페일 어드레스와 디코딩된 어드레스가 일치할 경우 노말 워드라인을 디스에이블시키고 리던던시 워드라인을 인에이블시키는 어드레스 비교부로 이루어진 것을 특징으로 한다.The present invention for achieving the above object is an address input unit for receiving an address, an address decoder for latching and decoding the output signal of the address input unit to access the normal word line, and a fail address latch unit for receiving and latching a fail address And an address comparison unit for comparing the output value of the fail address latch unit and the decoded address with each other to disable the normal word line and enable the redundancy word line when the fail address and the decoded address coincide with each other.
위와 같이 이루어진 본 발명은 메모리 셀을 테스트한 후 페일이 발생된 어드레스를 페일 어드레스 래치부에 기억하고 있다가 디코딩된 어드레스와 비교하여 페일 어드레스와 디코딩된 어드레스가 동일할 경우에는 리던던시 워드라인을 인에이블시키고, 서로 다른 어드레스일 경우에는 노말 워드라인을 인에이블시켜 리페어를 수행하게 된다.According to the present invention as described above, after a memory cell is tested, a failing address is stored in a fail address latch unit, and when a fail address and a decoded address are the same as those of a decoded address, redundancy word lines are enabled. In the case of different addresses, the repair is performed by enabling the normal word line.
또한, 어드레스를 입력받는 어드레스 입력부와, 어드레스 입력부의 출력신호 래치하고 디코딩하여 워드라인을 억세스하도록 하는 어드레스 디코더와, 노말 워드라인의 출력신호를 분석하여 페일을 감지하는 레벨 디텍터와, 레벨 디텍터의 출력신호에 따라 디코딩된 어드레스를 입력받아 페일 어드레스로 래치시키는 페일 어드레스 래치부와, 페일 어드레스 래치부의 출력값과 디코딩된 어드레스를 서로 비교하여 페일 어드레스와 디코딩된 어드레스가 일치할 경우 노말 워드라인을 디스에이블시키고 리던던시 워드라인을 인에이블시키는 어드레스 비교부로 이루어진 것을 특징으로 한다.In addition, an address input unit for receiving an address, an address decoder for latching and decoding an output signal of the address input unit to access a word line, a level detector for detecting a failure by analyzing an output signal of a normal word line, and an output of a level detector The fail address latch unit for receiving the decoded address and latching the fail address according to the signal and the output value of the fail address latch unit and the decoded address are compared with each other to disable the normal word line if the fail address and the decoded address match. The address comparator may be configured to enable the redundancy word line.
위와 같이 이루어진 본 발명은 입력된 어드레스를 디코딩하여 워드라인을 인에이블시켰을 때 노말 워드라인이 전압상태를 감지하여 노말 워드라인이 인에이블이 되지 않을 때 이 어드레스를 페일 어드레스로 기억하도록 레벨 디텍터에서 페일 어드레스 래치부를 제어하여 자동으로 페일 어드레스를 감지하여 노말 워드라인을 디스에이블시키고 리던던시 워드라인을 인에이블시켜 리페어를 수행한다.According to the present invention as described above, when the word line is enabled by decoding the input address, the normal word line detects a voltage state and when the normal word line is not enabled, the level detector stores the address as a fail address. The address latch unit is controlled to automatically detect a fail address to disable normal word lines and enable redundancy word lines to perform repair.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도 2는 본 발명의 제 1실시예에 의한 리던던시 셀 리페어 회로를 나타낸 블록구성도이다.2 is a block diagram illustrating a redundancy cell repair circuit according to a first embodiment of the present invention.
여기에 도시된 바와 같이 어드레스를 입력받는 어드레스 입력부(10)와, 어드레스 입력부(10)의 출력신호 래치하고 디코딩하여 노말 워드라인(30)을 억세스하도록 하는 어드레스 디코더(20)와, 테스트 유저로부터 메모리셀을 테스트하여 페일로 판별된 메모리셀의 어드레스를 입력받아 래치하는 페일 어드레스 래치부(40)와, 페일 어드레스 래치부(40)의 출력값과 디코딩된 어드레스를 서로 비교하여 페일 어드레스와 디코딩된 어드레스가 일치할 경우 노말 워드라인(30)을 디스에이블시키고 리던던시 워드라인(60)을 인에이블시키는 어드레스 비교부(50)로 이루어진다.As shown here, an address input unit 10 for receiving an address, an address decoder 20 for latching and decoding an output signal of the address input unit 10 to access a normal word line 30, and a memory from a test user The fail address latch unit 40 which receives the cell address of the memory cell determined as a fail and tests the cell, and compares the output value and the decoded address of the fail address latch unit 40 with each other, If there is a match, the address comparator 50 disables the normal word line 30 and enables the redundancy word line 60.
이때 BIST부는 페일 어드레스 래치부(40)와 어드레스 비교부(50)를 가리킨다.At this time, the BIST unit indicates the fail address latch unit 40 and the address comparison unit 50.
이와 같이 이루어진 본 실시예의 작동을 설명하면 다음과 같다.Referring to the operation of this embodiment made as described above is as follows.
먼저, 메모리셀을 테스트한 후 외부에서 테스트 유저가 노말 워드라인(30)의 페일 정보를 그에 해당하는 어드레스로 디코딩하여 페일 어드레스 래치부(40)에 이진 코드로 저장한다. 그 다음 디램의 읽기 및 쓰기 동작에 의해 노말 워드라인(30)을 인에이블 시키는 동작을 실시함에 따라 입력된 어드레스가 어드레스 디코더(20)를 통해 디코딩된 어드레스로 출력되어질 때 BIST부 내부의 패스를 어드레스 비교부(50)에서 페일 어드레스 래치부(40)에 저장된 어드레스와 어드레스 디코더(20)에서 출력되는 새로운 어드레스를 비교하여 두 데이터가 일치할 경우 출력신호를 통해 리던던시 워드라인(60)을 인에이블 시키고 일치되지 않을 경우 노말 워드라인(30)을 인에이블 시키게 된다.First, after testing the memory cell, a test user decodes the fail information of the normal word line 30 to an address corresponding thereto and stores the binary information in the fail address latch unit 40. Then, the normal word line 30 is enabled by read and write operations of the DRAM. When the input address is output to the decoded address through the address decoder 20, the address inside the BIST part is addressed. The comparison unit 50 compares the address stored in the fail address latch unit 40 with the new address output from the address decoder 20 and enables the redundancy word line 60 through the output signal when the two data match. If they do not match, the normal word line 30 is enabled.
또한, 도 3은 본 발명의 제 2실시예에 의한 리던던시 셀 리페어 회로의 다른 실시예를 나타낸 블록구성도이다.3 is a block diagram showing another embodiment of the redundancy cell repair circuit according to the second embodiment of the present invention.
여기에 도시된 바와 같이 어드레스를 입력받는 어드레스 입력부(10)와, 어드레스 입력부(10)의 출력신호 래치하고 디코딩하여 워드라인을 억세스하도록 하는 어드레스 디코더(20)와, 노말 워드라인(30)의 출력신호를 분석하여 페일을 감지하는 레벨 디텍터(70)와, 레벨 디텍터(70)의 출력신호에 따라 디코딩된 어드레스를 입력받아 페일 어드레스로 래치시키는 페일 어드레스 래치부(40)와, 페일 어드레스 래치부(40)의 출력값과 디코딩된 어드레스를 서로 비교하여 페일 어드레스와 어드레스 디코더(20)에 의해 디코딩된 어드레스가 일치할 경우 노말 워드라인(30)을 디스에이블시키고 리던던시 워드라인(60)을 인에이블시키는 어드레스 비교부(50)로 이루어진다.As shown here, an address input unit 10 for receiving an address, an address decoder 20 for latching and decoding an output signal of the address input unit 10 to access a word line, and an output of a normal word line 30 are provided. A level detector 70 for detecting a fail by analyzing a signal, a fail address latch 40 for receiving a decoded address according to an output signal of the level detector 70, and latching the fail address to a fail address; The output value of 40 and the decoded address are compared with each other to disable the normal word line 30 and enable the redundancy word line 60 when the fail address and the address decoded by the address decoder 20 coincide. Comparing unit 50 is made.
위와 같이 이루어진 본 발명은 레벨 디텍터(70)를 통해 워드라인의 페일 여부를 검출하여 자동으로 리페어 동작을 수행할 수 있도록 구성된 것으로서, 디램의 읽기 및 쓰기 동작에 의해 노말 워드라인(30)을 인에이블시키는 동작을 실시함에 따라 입력된 어드레스가 어드레스 디코더(20)를 통해 디코딩된 어드레스로 출력되어질 때 BIST부 내부의 패스를 어드레스 비교부(50)와 페일 어드레스 래치부(40)로 전달된다.The present invention made as described above is configured to automatically perform a repair operation by detecting whether a word line is failed through the level detector 70, and enables the normal word line 30 by reading and writing the DRAM. When the input address is output to the decoded address through the address decoder 20, the path inside the BIST unit is transferred to the address comparison unit 50 and the fail address latch unit 40.
이때 메모리셀이 정상일 경우에는 노말 워드라인(30)이 인에이블될 때 출력이 Vpp레벨까지 상승하게 된다. 그러나, 메모리셀에 페일이 발생했을 경우 노말 워드라인(30)의 출력이 Vpp레벨로 상승하지 않게 된다.At this time, when the memory cell is normal, the output rises to the Vpp level when the normal word line 30 is enabled. However, when a memory cell fails, the output of the normal word line 30 does not rise to the Vpp level.
따라서, 레벨 디텍터(70)에서 노말 워드라인(30)의 전압을 감지하여 Vpp레벨까지 상승하지 않을 경우 페일이 발생된 것으로 판단하여 페일 어드레스 래치부(40)로 하여금 현재 입력되는 디코딩된 어드레스에 대한 정보를 기억시켜 페일 어드레스로 설정하게 된다.Therefore, when the level detector 70 detects the voltage of the normal word line 30 and does not rise to the Vpp level, it is determined that a fail has occurred and causes the fail address latch unit 40 to determine the currently decoded address. The information is stored and set to the fail address.
그래서, 페일 어드레스 래치부(40)에 저장된 어드레스와 어드레스 디코더(20)에서 출력되는 새로운 어드레스를 비교하여 두 데이터가 일치할 경우 출력신호를 통해 리던던시 워드라인(60)을 인에이블시키고 일치되지 않을 경우 노말 워드라인(30)을 인에이블 시키게 된다.Thus, when the data stored in the fail address latch unit 40 and the new address output from the address decoder 20 are compared, the redundancy word line 60 is enabled through the output signal and the data is not matched. The normal word line 30 is enabled.
따라서, 외부에서 테스트 유저가 페일 어드레스에 대한 정보를 입력하지 않더라도 레벨 디텍터(70)에 의해 페일 어드레스를 직접 감지하여 리페어를 수행할 수 있다.Therefore, even if the test user does not input the information on the fail address from the outside, the level detector 70 may directly detect the fail address and perform repair.
또한, 도 4는 본 발명의 제 2실시예에의한 리던던시 셀 리페어 회로를 SDRAM에 적용한 블록구성도이다.Fig. 4 is a block diagram showing a redundancy cell repair circuit according to the second embodiment of the present invention to SDRAM.
여기에서 보는 바와 같이 SDRAM(Synchronous DRAM)과 같은 클럭에 의해 제어되는 소자의 경우 전원이 온될 때 파워 초기화시 일정횟수 이상의 리프레쉬 제어기(80)에 의해 자동 리프레쉬 동작을 진행하게 된다. 이 자동 리프레쉬 동작은 리프레쉬 카운터(90)에 의해 발생된 어드레스를 통해 노말 워드라인(30)을 인에이블시키는 동작임으로 이때 노말 워드라인(30)의 출력값을 레벨 디텍터(70)에 의해 감지하여 페일이 발생될 경우 해당 어드레스를 페일 어드레스 래치부(40)에 저장한 후 어드레스 비교부에서 페일 어드레스 래치부(40)에 저장된 데이터와 새로운 어드레스를 비교하여 두 데이터가 일치할 경우 출력신호를 통해 리던던시 워드라인(60)을 인에이블시키고 일치되지 않을 경우 노말 워드라인(30)을 인에이블 시키게된다.As shown here, in the case of a device controlled by a clock such as a synchronous DRAM (SDRAM), when the power is turned on, an automatic refresh operation is performed by the refresh controller 80 more than a predetermined number during power initialization. The automatic refresh operation is to enable the normal word line 30 through the address generated by the refresh counter 90. At this time, the output value of the normal word line 30 is sensed by the level detector 70 so as to fail. If so, the address is stored in the fail address latch unit 40, and then the address comparison unit compares the data stored in the fail address latch unit 40 with the new address. Enable 60 and enable normal word line 30 if they do not match.
상기한 바와 같이 본 발명은 메모리셀에 페일이 발생할 경우 노말 워드라인에서 리던던시 워드라인으로 대체하는 리페어 동작시 디램 소재 내부에 BIST부에 의한 페일 어드레스 래치부와 어드레스 비교부를 통해 고집적화된 디램 소자에서 리던던시 워드라인의 리페어 및 테스트 기능을 노말 워드라인의 전압값을 감지하거나 미리 입력된 페일 어드레스 정보에 의해 자동으로 리페어기능을 수행함으로써 메모리장치의 신뢰성 및 수행능력을 향상시킬 수 있는 이점이 있다.As described above, the present invention provides a redundancy in a highly integrated DRAM device through a fail address latch unit and an address comparison unit by a BIST unit in a DRAM material during a repair operation in which a redundancy word line is replaced from a normal word line when a memory cell fails. The repair and test function of the word line detects the voltage value of the normal word line or automatically performs the repair function based on the previously input fail address information, thereby improving reliability and performance of the memory device.
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