KR100327424B1 - Method for fabricating silicide and semiconductor device by utilizing the silicide - Google Patents
Method for fabricating silicide and semiconductor device by utilizing the silicide Download PDFInfo
- Publication number
- KR100327424B1 KR100327424B1 KR1019990017385A KR19990017385A KR100327424B1 KR 100327424 B1 KR100327424 B1 KR 100327424B1 KR 1019990017385 A KR1019990017385 A KR 1019990017385A KR 19990017385 A KR19990017385 A KR 19990017385A KR 100327424 B1 KR100327424 B1 KR 100327424B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- silicide
- cobalt
- titanium
- silicon
- Prior art date
Links
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 76
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 74
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 title claims abstract description 24
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 78
- 239000010941 cobalt Substances 0.000 claims abstract description 69
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 69
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 239000010936 titanium Substances 0.000 claims abstract description 31
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 28
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 25
- 239000010703 silicon Substances 0.000 claims abstract description 25
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 14
- 238000006243 chemical reaction Methods 0.000 claims abstract description 14
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 23
- 229920005591 polysilicon Polymers 0.000 abstract description 23
- 238000004519 manufacturing process Methods 0.000 abstract description 14
- 238000005054 agglomeration Methods 0.000 abstract description 7
- 230000002776 aggregation Effects 0.000 abstract description 7
- 239000013078 crystal Substances 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 41
- 229910021341 titanium silicide Inorganic materials 0.000 description 11
- 239000012535 impurity Substances 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 229910019001 CoSi Inorganic materials 0.000 description 4
- 238000003486 chemical etching Methods 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000010517 secondary reaction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16L—PIPES; JOINTS OR FITTINGS FOR PIPES; SUPPORTS FOR PIPES, CABLES OR PROTECTIVE TUBING; MEANS FOR THERMAL INSULATION IN GENERAL
- F16L33/00—Arrangements for connecting hoses to rigid members; Rigid hose connectors, i.e. single members engaging both hoses
- F16L33/02—Hose-clips
- F16L33/025—Hose-clips tightened by deforming radially extending loops or folds
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16B—DEVICES FOR FASTENING OR SECURING CONSTRUCTIONAL ELEMENTS OR MACHINE PARTS TOGETHER, e.g. NAILS, BOLTS, CIRCLIPS, CLAMPS, CLIPS OR WEDGES; JOINTS OR JOINTING
- F16B2/00—Friction-grip releasable fastenings
- F16B2/02—Clamps, i.e. with gripping action effected by positive means other than the inherent resistance to deformation of the material of the fastening
- F16B2/06—Clamps, i.e. with gripping action effected by positive means other than the inherent resistance to deformation of the material of the fastening external, i.e. with contracting action
- F16B2/08—Clamps, i.e. with gripping action effected by positive means other than the inherent resistance to deformation of the material of the fastening external, i.e. with contracting action using bands
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 열적으로 안정한 코발트 실리사이드막의 형성 방법 및 그를 이용한 반도체 소자의 제조 방법에 관한 것으로, 본 발명에 따른 실리사이드막의 형성 방법은 실리콘막상에 코발트층과 티티늄층 또는 티타늄 나이트라이드층을 순차적으로 반복 적층하는 공정과, 열처리 공정을 실시하여 상기 실리콘막과 코발트층 그리고 실리콘막과 티타늄층 또는 티타늄 나이트라이드층의 순차적 반응에 의한 균일한 실리사이드막을 형성하는 공정을 포함하여 이루어지고, 순차적인 실리사이드 반응이 균일한 코발트 실리사이드막을 형성하므로 폴리실리콘 결정구조에서 코발트 실리사이드막의 어글로머레이션을 방지하여 열적으로 안정한 실리사이드막을 형성할 수 있는 효과가 있다.The present invention relates to a method of forming a thermally stable cobalt silicide film and a method of manufacturing a semiconductor device using the same. And forming a uniform silicide film by a sequential reaction of the silicon film, the cobalt layer, and the silicon film, the titanium layer, or the titanium nitride layer by performing a heat treatment step, and the sequential silicide reaction is uniform. Since one cobalt silicide film is formed, it is possible to prevent agglomeration of the cobalt silicide film in a polysilicon crystal structure to form a thermally stable silicide film.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 코발트 실리사이드막의 형성 방법 및 그를 이용한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a method for forming a cobalt silicide film and a method for manufacturing a semiconductor device using the same.
일반적으로 고융점 실리사이드(silicide)는 소스/드레인영역의 상측면의 시리즈 저항과 폴리실리콘의 저항을 감소시키기 위해 션팅 레이어(shunting layer)로 VLSI소자의 공정에 응용된다.In general, high melting point silicide is applied to the process of the VLSI device as a shunting layer to reduce the series resistance of the upper side of the source / drain region and the resistance of polysilicon.
그리고 고융점 실리사이드 중에서 티타늄 실리사이드(TiSi2)와 코발트 실리사이드(CoSi2)는 저저항성 때문에 주로 이용된다.Among the high melting point silicides, titanium silicide (TiSi 2 ) and cobalt silicide (CoSi 2 ) are mainly used because of low resistance.
그러나 열처리시 티타늄 실리사이드의 티타늄(Ti)은 불순물과 결합하여 화합물을 형성하는 경향이 있고 이로 인해 저항이 증가하게 되며, 고저항의 결과로 상변화 문제가 발생한다.However, during heat treatment, titanium (Ti) of titanium silicide has a tendency to form a compound by combining with impurities, resulting in an increase in resistance, resulting in a phase change problem as a result of high resistance.
또한 VLSI소자에 있어서 티타늄 살리사이드에 숏트(short) 현상을 가져오는 브리징 효과(bridging effect)는 서브 미크론 기술에 응용되는 티타늄 살리사이드 공정에 장애가 된다.In addition, the bridging effect of shorting titanium salicide in the VLSI device is an obstacle to the titanium salicide process applied to the submicron technology.
한편 코발트 실리사이드는 티타늄 실리사이드에 비해 상변화, 브리징 효과, 화학적 안정성에 있어서 우수한 특성을 갖고 있으나, 열처리 동안 폴리사이드 구조에서 티타늄 실리사이드 및 텅스텐 실리사이드(WSi2)에 비해 낮은 열적 안정성을 나타내는 문제점이 있다.On the other hand, cobalt silicide has superior properties in phase change, bridging effect, and chemical stability compared to titanium silicide, but has a problem of showing lower thermal stability than titanium silicide and tungsten silicide (WSi 2 ) in the polyside structure during heat treatment.
그리고 고온에서 코발트 실리사이드 박막은 디그레이드되고, 그 결과 박막의 시트 저항(sheet resistance)이 증가하게 되며, 디그레데이션(degradation)은 디스크리트 아일런드(descrete islands) 안으로의 실리사이드의 그루빙(grooving) 및 어글로머레이션(agglomeration)을 발생시킨다.At high temperatures, the cobalt silicide thin film is degraded, resulting in an increase in sheet resistance of the thin film, and degradation results in grooving of silicide into discrete islands and It causes agglomeration.
이로 인하여 코발트 실리사이드/폴리 실리콘 구조에서 열적 안정성 문제가 발생된다.This causes thermal stability problems in the cobalt silicide / polysilicon structure.
이어 폴리실리콘 그레인 바운더리(grain boundary) 사이에서 코발트 실리사이드는 리크리스탈라이즈(recrystallize)되고 어택(attack)되고 게이트 산화막의 신뢰성을 디그레데이션하는 원인이 된다.Cobalt silicide is then caused to recrystallize, attack, and degrade the reliability of the gate oxide film between polysilicon grain boundaries.
한편 어글로머레이션은 증착되는 박막의 두께에 따른 그레인 사이즈에 의존하기 때문에 더 작은 그레인이 어글로머레이션을 방지할 수 있다.Agglomeration, on the other hand, depends on grain size depending on the thickness of the deposited film, so that smaller grains can prevent agglomeration.
종래기술은 'Impact of nitrogen implantation into polysilicon gate on thermal stability of cobalt silicide formed on polysilicon gate'(IEEE Trans., Electron Devices.45,No.9,Sept.1998)을 참조하였다.Prior art has been referred to as 'Impact of nitrogen implantation into polysilicon gate on thermal stability of cobalt silicide formed on polysilicon gate' (IEEE Trans., Electron Devices. 45, No. 9, Sept. 1998).
이하 종래기술에 따른 실리사이드막의 형성 방법에 대하여 첨부도면을 참조하여 설명하면 다음과 같다.Hereinafter, a method of forming a silicide film according to the related art will be described with reference to the accompanying drawings.
도 1 은 종래기술에 따른 실리사이드막의 구조 단면도로서, 폴리실리콘(13)의 그레인 바운더리에 불균일하게 코발트 실리사이드막(17a)이 형성되어 있다.1 is a cross-sectional view of a silicide film according to the prior art, in which a cobalt silicide film 17a is formed unevenly on the grain boundary of the polysilicon 13.
도 2a에 도시된 바와 같이, 반도체 기판(11)상에 게이트 절연막(12), 폴리실리콘층(250nm)(13)을 차례로 증착한 후, 상기 폴리실리콘층(13) 내에 니트로젠 (N2 +,30keV,4×1014∼ 6×1015cm-2) 및 보론 (B+,10keV, 5×1015cm-2)을 이온주입한다.As shown in FIG. 2A, a gate insulating film 12 and a polysilicon layer (250 nm) 13 are sequentially deposited on the semiconductor substrate 11, and then nitrogen (N 2 + ) is formed in the polysilicon layer 13. a, 30keV, 4 × 10 14 ~ 6 × 10 15 cm -2) and boron (B +, 10keV, 5 × 10 15 cm -2) are implanted.
도 2b에 도시된 바와 같이, 상기 폴리실리콘층(13) 상에 감광막을 도포한 후 노광 및 현상공정으로 패터닝하여 게이트전극(13a)을 형성한다.As shown in FIG. 2B, the photoresist is coated on the polysilicon layer 13 and then patterned by exposure and development to form a gate electrode 13a.
이어 상기 게이트전극(13a)을 포함한 반도체 기판(11) 전면에 산화막을 증착한 후 에치백을 실시하여 상기 게이트전극 양측면에 산화막 측벽(14)을 형성한다.Subsequently, an oxide film is deposited on the entire surface of the semiconductor substrate 11 including the gate electrode 13a and then etched back to form oxide film sidewalls 14 on both sides of the gate electrode.
도 2c에 도시된 바와 같이, 상기 산화막 측벽(14) 및 게이트 전극(13a)을 포함한 반도체 기판(11) 전면에 코발트 산화를 방지하기 위해 티타늄층(5nm)(15) 또는 실리콘층(8nm)을 형성한 후, 스퍼터링법을 이용하여 코발트층(12nm)(16)을 증착한다.As shown in FIG. 2C, a titanium layer (5 nm) 15 or a silicon layer (8 nm) is disposed on the entire surface of the semiconductor substrate 11 including the oxide sidewall 14 and the gate electrode 13a to prevent cobalt oxidation. After formation, a cobalt layer (12 nm) 16 is deposited by sputtering.
도 2d에 도시된 바와 같이, 제1 열처리 공정(450∼650℃,30∼60s)을 실시하여 코발트 실리사이드막 (17a,17b)을 형성한 후, HCl:H2O2용액에서 선택적 에칭으로 미반응 코발트층을 제거한다.As shown in FIG. 2D, the first heat treatment process (450-650 ° C., 30-60 s) is performed to form cobalt silicide films 17a, 17b, and then subjected to selective etching in HCl: H 2 O 2 solution. The reaction cobalt layer is removed.
이어 제2 열처리 공정(750∼800℃,30s)을 실시하여 코발트 실리사이드막 (17a,17b)을 형성하고, 후 열처리 공정(850∼1000℃,30s)을 실시하여 40nm 두께의 코발트 실리사이드막(17a,17b)을 형성한다.Subsequently, a second heat treatment step (750 to 800 ° C., 30 s) is performed to form cobalt silicide films 17a and 17b, and a post heat treatment step (850 to 1000 ° C. and 30 s) is performed to form a cobalt silicide film 17a having a thickness of 40 nm. , 17b).
이때, 상기 코발트 실리사이드막(17a,17b)은 상기 게이트전극(13a)의 실리콘 원자와 코발트 원자가 원자결합하여 CoSi2라는 코발트 실리사이드막(17a)를 형성하고, 또한 상기 반도체 기판(11)의 실리콘 원자와 코발트 원자가 원자결합하여 코발트 실리사이드막(17b)을 형성하여 살리사이드(salicide) 공정을 완료한다.In this case, the cobalt silicide layers 17a and 17b form a cobalt silicide layer 17a called CoSi 2 by atom bonding of silicon atoms and cobalt atoms of the gate electrode 13a, and further, silicon atoms of the semiconductor substrate 11. And cobalt atoms are atomically bonded to form a cobalt silicide film 17b to complete a salicide process.
그리고 상기 코발트층(16)의 코발트 원자(Co)는 게이트전극(13a)의 폴리실리콘 원자와 결합하는데, 상기 코발트 원자(Co)는 폴리실리콘층(13)의 그레인 바운더리(grain boundary)에서 먼저 CoSi2를 형성하므로 불균일하게 코발트 실리사이드막(17a)이 형성된다.The cobalt atom Co of the cobalt layer 16 is bonded to the polysilicon atom of the gate electrode 13a, and the cobalt atom Co is first formed of CoSi at the grain boundary of the polysilicon layer 13. Since 2 is formed, the cobalt silicide film 17a is formed unevenly.
여기서 상기 실리사이드막(17a,17b)은 실리콘 원자가 노출된 표면에서 깊이 방향으로 실리콘층을 소모하면서 코발트 원자와 원자결합하여 형성된다.Here, the silicide layers 17a and 17b are formed by atomically bonding cobalt atoms while consuming a silicon layer in a depth direction on a surface where silicon atoms are exposed.
이 때 상기 산화막인 게이트측벽(14)의 측면에 형성된 코발트층(16)은 실리사이드 반응이 일어나지 않으므로 화학적 식각을 통해 미반응 코발트층을 제거한다.At this time, the cobalt layer 16 formed on the side of the gate side wall 14, which is the oxide film, does not generate a silicide reaction, thereby removing the unreacted cobalt layer through chemical etching.
상기와 같은 종래기술의 실리사이드막을 이용한 반도체 소자의 제조 방법에 대해 첨부도면을 참조하여 설명하면, 도 3a에 도시된 바와 같이, 반도체 기판(20)상에 게이트절연막(21), 게이트 전극용 폴리실리콘층을 차례로 증착한다.Referring to the accompanying drawings, a method of manufacturing a semiconductor device using the silicide film of the related art as described above will be described with reference to the accompanying drawings. The layers are deposited one after the other.
이어 상기 폴리실리콘층상에 감광막(도시하지 않음)을 도포한 후 노광 및 현상공정으로 패터닝하여 게이트전극(22)을 형성한다.Subsequently, a photoresist (not shown) is coated on the polysilicon layer, and then patterned by an exposure and development process to form a gate electrode 22.
도 3b에 도시된 바와 같이, 상기 게이트 전극(22)을 마스크로 이용한 저농도 불순물을 이온 주입하여 상기 게이트 전극(22) 양측의 반도체 기판(20) 표면 내에 LDD영역(23)을 형성한다.As shown in FIG. 3B, low concentration impurities using the gate electrode 22 as a mask are ion-implanted to form the LDD region 23 in the surface of the semiconductor substrate 20 on both sides of the gate electrode 22.
상기 게이트 전극(22)을 포함한 반도체 기판(20) 전면에 산화막을 증착한 후 에치백 공정으로 상기 게이트 전극(22) 양측면에 게이트 측벽(24)을 형성한다.After depositing an oxide film on the entire surface of the semiconductor substrate 20 including the gate electrode 22, gate sidewalls 24 are formed on both sides of the gate electrode 22 by an etch back process.
이어 상기 게이트 전극(22) 및 게이트 측벽(24)을 마스크로 이용한 고농도 불순물을 이온 주입하여 상기 게이트 측벽(24) 양측의 반도체 기판(20) 표면 내에 소스/드레인 불순물 영역(25)을 형성한다.Next, a high concentration of impurities using the gate electrode 22 and the gate sidewall 24 as a mask are ion-implanted to form source / drain impurity regions 25 in the surface of the semiconductor substrate 20 on both sides of the gate sidewall 24.
도 3c에 도시된 바와 같이, 상기 게이트전극(22)을 포함한 반도체 기판(20)전면에 티타늄층(26) 및 스퍼터링법을 이용하여 고융점 금속층인 코발트층(27)을 형성한다.As shown in FIG. 3C, a cobalt layer 27, which is a high melting point metal layer, is formed on the entire surface of the semiconductor substrate 20 including the gate electrode 22 using a titanium layer 26 and a sputtering method.
여기서 상기 코발트층(26)은 소스/드레인 불순물 영역(25) 상측의 반도체 기판, 게이트전극(22)의 상측면, 게이트 측벽(24)의 표면에 일정 두께로 형성된다.The cobalt layer 26 is formed on the semiconductor substrate above the source / drain impurity region 25, on the upper side of the gate electrode 22, and on the surface of the gate sidewall 24.
도 3d에 도시된 바와 같이, 상기 코발트층(26)을 700~800℃에서 열처리하여 상기 게이트 전극(22)의 상측면 및 소스/드레인 상측의 반도체 기판에 코발트 실리사이드막(27a,27b)을 형성한다.As shown in FIG. 3D, the cobalt layer 26 is heat-treated at 700 to 800 ° C. to form cobalt silicide layers 27a and 27b on the upper surface of the gate electrode 22 and the semiconductor substrate above the source / drain. do.
이어 화학적 에칭을 통해 상기 게이트측벽(24)의 측면에 형성된 미반응 코발트층을 제거한다.Subsequently, an unreacted cobalt layer formed on the side of the gate side wall 24 is removed by chemical etching.
그러나 상기와 같은 종래기술에 따른 실리사이드막 형성 방법 및 그를 이용한 반도체 소자의 제조 방법은 다음과 같은 문제점이 있다.However, the method of forming a silicide film according to the related art and a method of manufacturing a semiconductor device using the same have the following problems.
첫째, 폴리실리콘의 그레인 바운더리에서 코발트 원자가 우선적으로 반응하하기 때문에 폴리실리콘상에 실리사이드막이 불균일하게 형성된다.First, since the cobalt atoms preferentially react at the grain boundaries of polysilicon, a silicide film is formed nonuniformly on polysilicon.
둘째, 불균일하게 형성된 실리사이드막으로 인해 게이트 폭이 감소됨에 따라 어글로머레이션 현상이 발생될 가능성이 크다.Second, as the gate width is reduced due to the non-uniformly formed silicide film, the agglomeration phenomenon is likely to occur.
도 1은 종래기술에 따른 실리사이드막의 구조 단면도1 is a cross-sectional view of a silicide film according to the prior art
도 2a 내지 도 2d는 종래기술에 따른 실리사이드막의 제조 공정 단면도Figure 2a to 2d is a cross-sectional view of the manufacturing process of the silicide film according to the prior art
도 3a 내지 도 3d는 종래기술에 따른 반도체 소자의 제조 공정 단면도3A to 3D are cross-sectional views of a manufacturing process of a semiconductor device according to the prior art.
도 4는 본 발명에 따른 실리사이드막의 구조 단면도4 is a structural cross-sectional view of the silicide film according to the present invention.
도 5a 내지 도 5d는 본 발명에 따른 실리사이드막의 제조 공정 단면도5A to 5D are cross-sectional views of a manufacturing process of the silicide film according to the present invention.
도 6a 내지 도 6d는 본 발명에 따른 반도체 소자의 제조 공정 단면도6A to 6D are cross-sectional views illustrating a process of manufacturing a semiconductor device according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
30 : 반도체층 31 : 코발트층30 semiconductor layer 31 cobalt layer
32 : 제1 티타늄층 33 : 제2 티타늄층32: first titanium layer 33: second titanium layer
34,36 : 코발트 실리사이드 35,37 : 티타늄 실리사이드34,36 cobalt silicide 35,37 titanium silicide
상기의 목적을 달성하기 위한 본 발명에 따른 실리사이드막 형성 방법은 실리콘막상에 코발트층과 티티늄층 또는 티타늄 나이트라이드층을 순차적으로 반복 적층하는 공정과, 열처리 공정을 실시하여 상기 실리콘막과 코발트층 그리고 실리콘막과 티타늄층 또는 티타늄 나이트라이드층의 순차적 반응에 의한 균일한 실리사이드막을 형성하는 공정을 포함하여 이루어짐을 특징으로 하고, 이를 이용한 반도체 소자의 제조 방법은 반반도체 기판의 일영역상에 실리콘층을 형성하는 공정과, 상기 실리콘층의 양측면에 절연막 측벽을 형성하는 공정과, 상기 실리콘층 양측 기판에 소오스/드레인 영역을 형성하는 공정과, 상기 실리콘층을 포함한 반도체 기판 전면에 코발트층 및 티타늄층 또는 티타늄 나이트라이드층을 순차적으로 반복 적층하는 공정과, 열처리하여 상기 실리콘 및 노출된 반도체 기판에 균일한 실리사이드막을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.The silicide film forming method according to the present invention for achieving the above object is a step of sequentially repeating the step of sequentially depositing a cobalt layer and a titanium layer or a titanium nitride layer on a silicon film, and performing a heat treatment process the silicon film and cobalt layer and And forming a uniform silicide film by a sequential reaction between the silicon film and the titanium layer or the titanium nitride layer, and a method of manufacturing a semiconductor device using the same includes forming a silicon layer on a region of a semiconductor substrate. Forming a film, forming a sidewall of an insulating film on both sides of the silicon layer, forming a source / drain region on both substrates of the silicon layer, and forming a cobalt layer and a titanium layer on the entire surface of the semiconductor substrate including the silicon layer; Sequentially repeating a titanium nitride layer; Heat-treating to form a uniform silicide layer on the silicon and the exposed semiconductor substrate.
이하 본 발명에 따른 실리사이드 형성 방법 및 그를 이용한 반도체 소자의 제조 방법에 대하여 첨부도면을 참조하여 설명하면 다음과 같다.Hereinafter, a silicide forming method and a method of manufacturing a semiconductor device using the same according to the present invention will be described with reference to the accompanying drawings.
도 4는 본 발명에 따른 실리사이드막의 구조 단면도이고, 도 5a 내지 도 5d는 본 발명에 따른 실리사이드막의 제조 공정 단면도이고, 도 6a 내지 도 6d는 본 발명에 따른 반도체 소자의 제조 공정 단면도이다.4 is a structural cross-sectional view of the silicide film according to the present invention, FIGS. 5A to 5D are cross-sectional views of a manufacturing process of a silicide film according to the present invention, and FIGS. 6A to 6D are cross-sectional views of a manufacturing process of a semiconductor device according to the present invention.
도 4에 도시된 바와 같이, 폴리실리콘(30)의 그레인 바운더리에 균일하게 코발트실리사이드막(34)이 형성되어 있으며, 상기 코발트 실리사이드막(34)과 폴리실리콘(30)의 바운더리에 티타늄 실리사이드막(35)이 형성되어 있다.As shown in FIG. 4, a cobalt silicide layer 34 is uniformly formed on the grain boundary of the polysilicon 30, and a titanium silicide layer (2) is formed on the boundary of the cobalt silicide layer 34 and the polysilicon 30. 35) is formed.
도 5a에 도시된 바와 같이, 폴리실리콘층(30) 또는 실리콘층상에 제1 금속층인 코발트층(31)을 형성하고, 상기 코발트층(31) 상에 제1 티타늄층(32)(또는 티타늄 나이트라이드층)을 적층한다.As shown in FIG. 5A, a cobalt layer 31, which is a first metal layer, is formed on the polysilicon layer 30 or the silicon layer, and the first titanium layer 32 (or titanium nitride) is formed on the cobalt layer 31. Ride layer) is laminated.
도 5b에 도시된 바와 같이, 상기 제1 티타늄층(32)(또는 티타늄 나이트라이드층)상에 다시 코발트층(31)을 적층하는 방법으로 10 내지 30층으로 적층된 금속층을 형성한다.As shown in FIG. 5B, a metal layer stacked in 10 to 30 layers is formed by stacking the cobalt layer 31 on the first titanium layer 32 (or the titanium nitride layer).
이 때 상기 코발트층(31)과 제1 티타늄층(32)(또는 티타늄 나이트라이드층)은 1~3nm의 두께로 순차적으로 적층된다.At this time, the cobalt layer 31 and the first titanium layer 32 (or titanium nitride layer) are sequentially stacked with a thickness of 1 ~ 3nm.
이어 상기 최상단 제1 티타늄층(또는 티타늄 나이트라이드층) 상에 제2 티타늄 또는 티타늄 나이트라이드층(33)을 10~30nm 두께로 캡핑(capping)한다.Subsequently, the second titanium or titanium nitride layer 33 is capped to a thickness of 10 to 30 nm on the uppermost first titanium layer (or titanium nitride layer).
도 5c에 도시된 바와 같이, 상기 코발트층(31), 제1,2 티타늄층(32,33)을 700~1000℃에서 열처리하여 실리사이드 반응으로 코발트 실리사이드막(34)을 형성한다.As shown in FIG. 5C, the cobalt layer 31 and the first and second titanium layers 32 and 33 are heat-treated at 700 to 1000 ° C. to form a cobalt silicide layer 34 by a silicide reaction.
이 때 실리사이드 1차 반응에서 상기 코발트층(31)의 코발트 원자와 실리콘층의 실리콘 원자가 결합하여 CoSi2이라는 제1 코발트 실리사이드막(34)을 형성하고, 이 때 상기 코발트 실리사이드막(34)의 그레인 바운더리 사이에서 티타늄 (Ti) 원자와 실리콘(Si) 원자가 결합하여 TiSi2라는 제1 티타늄 실리사이드막(35)을 형성한다.At this time, in the silicide primary reaction, the cobalt atoms of the cobalt layer 31 and the silicon atoms of the silicon layer combine to form a first cobalt silicide layer 34 called CoSi 2 , and at this time, the grains of the cobalt silicide layer 34 Titanium (Ti) atoms and silicon (Si) atoms combine between boundaries to form a first titanium silicide layer 35 called TiSi 2 .
도 5d에 도시된 바와 같이, 실리사이드 2차 반응에서 다음 코발트층의 코발트 원자가 상기 제1 티타늄 실리사이드막(35)과 제1 코발트 실리사이드막(34) 사이에서 실리콘 원자와 결합하여 제2 코발트 실리사이드막(36)을 형성한다.As shown in FIG. 5D, in a silicide secondary reaction, cobalt atoms of a next cobalt layer are bonded to silicon atoms between the first titanium silicide layer 35 and the first cobalt silicide layer 34 to form a second cobalt silicide layer ( Form 36).
이어 상기 제2 코발트 실리사이드막(36)과 제1 티타늄 실리사이드막(34) 사이에서 실리콘 원자와 결합하여 제2 티타늄 실리사이드막(37)을 형성한다.Subsequently, a second titanium silicide layer 37 is formed between the second cobalt silicide layer 36 and the first titanium silicide layer 34 by bonding with silicon atoms.
위와 같은 순차적인 실리사이드 반응이 이루어진 후 미반응 코발트층(31) 및 제1,2 티타늄 실리사이드막(35,37)을 화학적으로 제거한다.After the sequential silicide reaction is performed as described above, the unreacted cobalt layer 31 and the first and second titanium silicide layers 35 and 37 are chemically removed.
이러한 순차적인 실리사이드 반응이 실리사이드막 형성을 위한 열처리 과정에서 진행되어 상기 반도체 기판(30) 표면에 코발트 실리사이드막(34,36)이 균일하게 형성된다.The sequential silicide reaction proceeds in the heat treatment process for forming the silicide layer, so that the cobalt silicide layers 34 and 36 are uniformly formed on the surface of the semiconductor substrate 30.
이상과 같은 코발트 실리사이드막(34,36)은 폴리실리콘(30)상에 형성되는 1차 반응을 위한 코발트층(31)의 두께가 얇기 때문에, 상기 형성되는 코발트 실리사이드(34,36)의 그레인 크기가 작아진다.Since the cobalt silicide layers 34 and 36 have a thin thickness of the cobalt layer 31 for the first reaction formed on the polysilicon 30, the grain size of the cobalt silicides 34 and 36 formed above is thin. Becomes smaller.
또한 순차적인 반응에서 티타늄(Ti) 원자와 실리콘(Si) 원자의 결합에 의해 코발트 원자의 폴리실리콘/산화막 계면으로의 이동을 방해하므로 폴리실리콘(30)의 그레인 바운더리에서 코발트 실리사이드막(34,36)의 어글로메레이션을 방지한다.In addition, in the sequential reaction, cobalt silicide films (34, 36) at the grain boundaries of polysilicon (30) are impeded by the combination of titanium (Ti) atoms and silicon (Si) atoms to prevent cobalt atoms from moving to the polysilicon / oxide layer interface. ) To prevent agglomeration.
상기와 같은 본 발명에 따른 코발트 실리사이드막을 이용한 반도체 소자의 제조 방법을 설명하면 다음과 같다.Referring to the method of manufacturing a semiconductor device using a cobalt silicide film according to the present invention as follows.
도 6a에 도시된 바와 같이, 반도체 기판(40)상에 게이트절연막(41), 게이트전극용 폴리실리콘층을 형성한 후 선택적으로 패터닝하여 게이트전극(42)을 형성한다.As shown in FIG. 6A, the gate insulating layer 41 and the polysilicon layer for the gate electrode are formed on the semiconductor substrate 40 and then selectively patterned to form the gate electrode 42.
도 6b에 도시된 바와 같이, 상기 게이트전극(42)을 마스크로 이용한 저농도 불순물 이온주입으로 상기 게이트전극(42) 양측의 반도체 기판(40) 내에 LDD영역 (43)을 형성한다.As shown in FIG. 6B, the LDD region 43 is formed in the semiconductor substrate 40 on both sides of the gate electrode 42 by low concentration impurity ion implantation using the gate electrode 42 as a mask.
이어 상기 게이트전극(42)을 포함한 반도체 기판(40) 전면에 산화막을 증착한 후 에치백 공정으로 상기 게이트전극(42) 양측면에 게이트측벽(44)을 형성한다.Subsequently, an oxide film is deposited on the entire surface of the semiconductor substrate 40 including the gate electrode 42, and then gate side walls 44 are formed on both sides of the gate electrode 42 by an etch back process.
이어 상기 게이트 전극(42) 및 게이트 측벽(44)을 마스크로 이용한 고농도 불순물 이온 주입으로 상기 게이트 측벽(44) 하측의 반도체 기판(40) 내에 소스/드레인 영역(45)을 형성한다.Next, a source / drain region 45 is formed in the semiconductor substrate 40 under the gate sidewall 44 by the implantation of high concentration impurity ions using the gate electrode 42 and the gate sidewall 44 as a mask.
도 6c에 도시된 바와 같이, 상기 게이트전극(42)을 포함한 반도체 기판(40) 전면에 코발트층(46), 제1 티타늄층(47)을 순차적으로 10~30회 반복 적층한 후, 상기 최상단의 제1 티타늄층(47)상에 제2 티타늄층(48)을 10~30nm 두께로 캡핑한다.As shown in FIG. 6C, the cobalt layer 46 and the first titanium layer 47 are sequentially stacked 10 to 30 times on the entire surface of the semiconductor substrate 40 including the gate electrode 42, and then the uppermost stage. The second titanium layer 48 is capped to a thickness of 10 to 30 nm on the first titanium layer 47.
여기서 상기 코발트층(46)은 게이트전극(42)의 상측면, 게이트측벽의 표면, 소스/드레인 상측의 반도체 기판(40) 표면에 형성된다.The cobalt layer 46 is formed on the upper surface of the gate electrode 42, the surface of the gate side wall, and the surface of the semiconductor substrate 40 above the source / drain.
도 6d에 도시된 바와 같이, 700~1000℃에서 1,2차 열처리를 실시하여 상기 게이트 전극(42)의 상측면, 소스/드레인(45) 상측의 반도체 기판(40) 표면에 코발트 실리사이드막(49)을 형성한다.As shown in FIG. 6D, the first and second heat treatments are performed at 700 to 1000 ° C. to form a cobalt silicide layer on the upper surface of the gate electrode 42 and the semiconductor substrate 40 on the source / drain 45. 49).
이 때, 상기 산화막인 게이트 측벽(44)의 측면에 형성된 코발트층(46) 및 티타늄층(47)은 실리사이드 반응이 이루어지지 않으므로 화학적 에칭을 이용하여 제거한다.At this time, the cobalt layer 46 and the titanium layer 47 formed on the sidewalls of the gate sidewall 44, which is the oxide film, are removed by chemical etching since the silicide reaction does not occur.
이상에서 상술한 본 발명에 따른 실리사이드막의 형성 방법 및 그를 이용한 반도체 소자의 제조 방법은 순차적인 실리사이드 반응이 균일한 코발트 실리사이드막을 형성하므로, 폴리실리콘 결정구조에서 코발트 실리사이드막의 어글로머레이션을 방지하여 열적으로 안정한 실리사이드막을 형성할 수 있는 효과가 있다.Since the method of forming the silicide film and the method of manufacturing a semiconductor device using the same according to the present invention described above form a cobalt silicide film having a sequential silicide reaction, the agglomeration of the cobalt silicide film in the polysilicon crystal structure is thermally prevented. There is an effect that a stable silicide film can be formed.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990017385A KR100327424B1 (en) | 1999-05-14 | 1999-05-14 | Method for fabricating silicide and semiconductor device by utilizing the silicide |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990017385A KR100327424B1 (en) | 1999-05-14 | 1999-05-14 | Method for fabricating silicide and semiconductor device by utilizing the silicide |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000073832A KR20000073832A (en) | 2000-12-05 |
| KR100327424B1 true KR100327424B1 (en) | 2002-03-13 |
Family
ID=19585577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990017385A KR100327424B1 (en) | 1999-05-14 | 1999-05-14 | Method for fabricating silicide and semiconductor device by utilizing the silicide |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100327424B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100458121B1 (en) * | 2002-06-11 | 2004-11-20 | 동부전자 주식회사 | Method for making silicide of semiconductor |
-
1999
- 1999-05-14 KR KR1019990017385A patent/KR100327424B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000073832A (en) | 2000-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6306743B1 (en) | Method for forming a gate electrode on a semiconductor substrate | |
| KR100350358B1 (en) | Method of manufacturing semiconductor device and semiconductor device | |
| JP2857006B2 (en) | Self-aligned cobalt silicide on MOS integrated circuits. | |
| US20050130380A1 (en) | Semiconductor device structures including metal silicide interconnects and dielectric layers at substantially the same fabrication level | |
| KR100220253B1 (en) | Method of manufacturing mosfet | |
| JP2009509325A (en) | Semiconductor device and manufacturing method thereof | |
| JPH11238736A (en) | Manufacture of semiconductor device | |
| US6528401B2 (en) | Method for fabricating polycide dual gate in semiconductor device | |
| US5911114A (en) | Method of simultaneous formation of salicide and local interconnects in an integrated circuit structure | |
| US6025241A (en) | Method of fabricating semiconductor devices with self-aligned silicide | |
| US6432785B1 (en) | Method for fabricating ultra short channel PMOSFET with buried source/drain junctions and self-aligned silicide | |
| JP3190858B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100327424B1 (en) | Method for fabricating silicide and semiconductor device by utilizing the silicide | |
| JPH10335265A (en) | Manufacture of semiconductor device | |
| JP3376158B2 (en) | Method for manufacturing semiconductor device | |
| US7517780B2 (en) | Method for eliminating polycide voids through nitrogen implantation | |
| JP2001015754A (en) | Method for forming conductive line of semiconductor device | |
| KR100628253B1 (en) | Method for Forming Self-Aligned Silcide of Semiconductor Device | |
| JP2900897B2 (en) | Method for manufacturing semiconductor device | |
| KR100806136B1 (en) | Method for fabricating semiconductor device having meta-gate electrode | |
| JP3640079B2 (en) | Manufacturing method of CMOS transistor | |
| KR20010003998A (en) | Method of forming gate for semiconductor device | |
| JPH0878358A (en) | Manufacture of semiconductor device | |
| KR100512059B1 (en) | Method of manufacturing a semiconductor device | |
| JPH11111975A (en) | Semiconductor device and manufacture thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| N231 | Notification of change of applicant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |