KR100326331B1

KR100326331B1 - Device for preventing transmitting loss of data in interface path

Info

Publication number: KR100326331B1
Application number: KR1019990016023A
Authority: KR
Inventors: 조준행
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-05-04
Filing date: 1999-05-04
Publication date: 2002-03-08
Also published as: KR20000073014A

Abstract

본 발명에 따른 데이터 전송로스 방지장치는, 미디어 억세스 콘트롤 코어의 수신용 메모리와 스위치 엔진간에 설치된 버스에 연결되고 상기 메모리에 저장되어 있는 리드 패킷들을 읽는데 필요한 리드 인에이블 신호를 발생하는 신호 발생부와, 상기 메모리에 연결되어 전송되는 데이터의 상태에 대응되는 상태신호를 발생하는 상태 판단부와, 상기 리드 인에이블 신호 및 상기 상태신호에 응답하여 상기 수신용 메모리에 출력인에이블 신호와 리드 어드레스를 제공하며 내부의 리드 포인터를 제어하는 리드 제어부로 이루어져, 인터페이스상에서의 데이터 전송시 발생하는 데이터 로스를 방지한다.An apparatus for preventing data transmission loss according to the present invention includes a signal generator which is connected to a bus installed between a receiving memory of a media access control core and a switch engine and generates a read enable signal required to read read packets stored in the memory; A state determination unit generating a state signal corresponding to a state of data transmitted to the memory, and providing an output enable signal and a read address to the receiving memory in response to the read enable signal and the state signal. And it consists of a read control unit for controlling the internal read pointer, to prevent the data loss occurs during data transmission on the interface.

Description

DEVICE FOR PREVENTING TRANSMITTING LOSS OF DATA IN INTERFACE PATH}

본 발명은 이더넷 랜등에서 이더넷 패킷을 송수신하기 위한 일종의 패킷 버스를 하드웨어적으로 구현한 회로중 MAC(Media Access Control)코어와 패킷 스위칭을 담당하는 스위치 블럭간의 인터페이스에서의 데이터 전송로스 방지장치에 관한 것이다.The present invention relates to an apparatus for preventing data transmission loss at an interface between a MAC (Media Access Control) core and a switch block responsible for packet switching in a circuit in which a kind of packet bus for hardware transmission and reception of Ethernet packets in an Ethernet LAN is implemented. .

통상적으로, 이더넷 랜등에서 스위치 블럭간의 인터페이스는 IEEE 802.3프레임 포맷으로 연동되고, MAC디바이스 ASIC의 패킷버스 인터페이스 프로토콜로서 전송이 이루어 질 수 있으며, 이들은 이더넷 스위치 디바이스 ASIC의 패킷 버스 인터페이스 프로토콜등에서도 사용될 수 있다.Typically, the interface between the switch blocks in the Ethernet LAN, etc. are interworked in the IEEE 802.3 frame format, and can be transmitted as a packet bus interface protocol of the MAC device ASIC, which can also be used in the packet bus interface protocol of the Ethernet switch device ASIC. .

종래의 이더넷 스위치 엔진과 MAC코어를 단일칩으로 구성하여 그 사이의 인터페이스를 구현한 방법에선 MAC코어상의 수신용 FIFO의 패킷을 스위치 엔진으로 리드하는 방식이 한번에 16워드(1워드는 통상 32비트)씩 전송이 이루어지나 패킷의 마지막 워드를 읽는 경우는 16워드가 되지 아니하는 경우에도 전송이 더이상 이루어지지 않고 전송을 종료하도록 되어 있다. 따라서, 이 경우에 리드 인에이블 신호의 비정상적인 종료로 인하여 MAC코어의 수신용 FIFO상의 데이터 전송이 완전히 종료되지 아니하여 데이터 손실이 발생되는 문제가 있다. 또한, 패킷 리드 인에이블 신호의 비정상적인 종료에 따른 데이터 손실을 막기위한 로직이 별도로 존재하지 않고 데이터의 바이트 유효신호를 이용함으로써 로직설계의 어려움과 에러가 발생되는 문제가 있다.In the conventional Ethernet switch engine and the MAC core composed of a single chip and the interface between them is implemented, a method of reading a packet of a receiving FIFO on the MAC core to the switch engine is 16 words at a time (one word is usually 32 bits). When the last word of the packet is read, but the last word of the packet is not 16 words, the transmission is no longer performed and the transmission is terminated. Therefore, in this case, due to abnormal termination of the read enable signal, data transmission on the receiving FIFO of the MAC core is not completely terminated, resulting in a loss of data. In addition, logic for preventing data loss due to abnormal termination of the packet read enable signal does not exist separately, and there is a problem in that a logic design difficulty and an error are generated by using a byte valid signal of data.

상기한 문제를 보다 철저히 이해하기 위해. 종래기술에 따른 인터페이스 관련 하드웨어 블럭도를 도시하는 도 1을 참조한다. 도 1을 참조하면, 이더넷의 스위치 엔진(20)과 MAC코어를 단일칩으로 구성하여 그 사이의 인터페이스를 구현한 구성이 보여진다. 여기에서, 패킷 전송을 콘트롤 하는 라인 L7상의 리드 인에이블 신호는 패킷의 마지막 전송을 알리는 엔드 오브 패킷 즉, EOP(End Of Packet)신호가 제공되지 않는 한 16워드의 데이터 단위로 전송이 이루어질 수 있도록 버스 제어부(40)에 의해 생성된다. 그러나, 상기 EOP가 발생하여 리드 인에이블 신호를 종료시킬 때에는 전송하고자 하는 데이터 이상으로 리드 인에이블 신호가 길어져서 MAC 수신용 FIFO(10)상에서 다음 패킷의 데이터 까지 읽혀지고 이는 스위치엔진(20)에서 무시되어 버린다. 왜냐하면 필요이상으로 읽혀진 데이터 인지 아닌지는 스위치 엔진(20)측의 인터페이스가 판단하는 작업을 행하기 때문이다.To better understand the above issues. Reference is made to FIG. 1, which shows an interface related hardware block diagram according to the prior art. Referring to FIG. 1, a configuration in which the switch engine 20 of the Ethernet and the MAC core are configured as a single chip to implement an interface therebetween is shown. Here, the read enable signal on the line L7 that controls the packet transmission may be transmitted in units of 16 words of data unless an end of packet, that is, an end of packet (EOP) signal, indicating the last transmission of the packet is provided. It is generated by the bus control unit 40. However, when the EOP is generated and the read enable signal is terminated, the read enable signal is longer than the data to be transmitted, and the data of the next packet is read on the MAC reception FIFO 10 until it is read by the switch engine 20. It is ignored. This is because the interface on the switch engine 20 side determines whether or not the data is read more than necessary.

따라서, 본 발명의 목적은 상기한 종래의 문제를 해결하기 위해, 버스 콘트롤의 에러에 의해 발생될 수 있는 패킷 데이터의 전송로스를 방지하는 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus for preventing a transmission loss of packet data which may be caused by an error of a bus control, in order to solve the above conventional problem.

본 발명의 다른 목적은 패킷 스위칭 동작이 원활하게 이루어 질 수 있게 하는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus for smoothly performing a packet switching operation.

상기한 목적들의 일부를 달성하기 위하여 본 발명에 따라, 데이터 전송로스 방지장치는, 미디어 억세스 콘트롤 코어의 수신용 메모리와 스위치 엔진간에 설치된 버스에 연결되고 상기 메모리에 저장되어 있는 리드 패킷들을 읽는데 필요한 리드 인에이블 신호를 발생하는 신호 발생부와, 상기 메모리에 연결되어 전송되는 데이터의 저장상태에 대응되는 상태신호를 발생하는 상태 판단부와, 상기 리드 인에이블 신호 및 상기 상태신호에 응답하여 상기 수신용 메모리에 출력인에이블 신호와 리드 어드레스를 제공하며 내부의 리드 포인터를 제어하는 리드 제어부로 이루어져 있다.In order to achieve some of the above objects, according to the present invention, a data transmission loss prevention apparatus is connected to a bus installed between a memory for receiving a media access control core and a switch engine and reads necessary to read read packets stored in the memory. A signal generator for generating an enable signal, a state determiner for generating a state signal corresponding to a storage state of data transmitted to the memory, and the reception signal in response to the read enable signal and the state signal. The read control unit provides an output enable signal and a read address to the memory and controls a read pointer therein.

본 발명의 타의 목적 및 이점들은 첨부도면과 함께 설명되는 하기 설명에 의해 보다 명확하게 나타날 것이다.Other objects and advantages of the present invention will become more apparent from the following description taken in conjunction with the accompanying drawings.

도 1은 종래기술에 따른 인터페이스 관련 하드웨어 도면1 is a hardware related interface diagram according to the prior art

도 2는 본 발명의 일실시예에 따른 인터페이스 관련 데이터 전송로스 방지장치의 도면2 is a view showing an interface-related data transmission loss prevention apparatus according to an embodiment of the present invention.

이하에서는 본 발명의 바람직한 실시예에 따라 바람직한 방법이 첨부된 도면들과 함께 설명될 것이다. 첨부된 도면들내에서 동일한 부분은 이해의 편의를 위해서 동일내지 유사한 참조부호 또는 명칭으로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를 들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 이더넷의 구조, 그리고 전송에 대한 제어동작들은 본 발명의 요지를 모호하지 않게 하기 위해 상세히 설명되지 않는다.Hereinafter, a preferred method according to a preferred embodiment of the present invention will be described with the accompanying drawings. The same parts in the accompanying drawings are labeled with the same or similar reference numerals or names for ease of understanding. In the following description, specific details are set forth in detail, for example, in order to provide a more thorough understanding of the present invention. However, for those skilled in the art, the present invention may be practiced without these specific details. In addition, the structure of Ethernet and the control operations for transmission so well known in the art are not described in detail in order not to obscure the subject matter of the present invention.

도 2에는 본 발명의 일실시예에 따른 회로 블럭도가 나타나 있다. 도 2에서, 버스 인터페이스 상에서의 콘트롤 에러에 기인하는 데이터 로스를 막기 위한 본 발명의 회로는, MAC코어의 수신용 FIFO에 저장되어 있는 리드 패킷들을 읽기 위한 리드 인에이블 신호를 생성하는 신호 발생부(40), 전송할 데이터의 저장상태에 따른 상태신호를 발생하는 상태 판단부(50), 상기 리드 인에이블 신호 및 상기 상태신호를 수신하여 수신용 FIFO(10)에 출력인에이블 신호와 리드 어드레스를 제공하고 내부의 포인터를 제어하는 리드 제어부(35)로 이루어져 있다. 여기서, 상기 상태 판단부(50)는 앤드 게이트 또는 오아 게이트 등의 간단한 논리 게이트로 구현될 수 있으며, 동기 램 메모리등으로 이루어질 수 있는 상기 메모리 (10)의 헤더 포트에 연결되어 데이터의 전송 상태를 체크한다. 이에 따라 상기 리드 제어부(35)는 라인 L7을 통해 인가되는 상기 리드 인에이블 신호가 상기 상태신호의 입력 후에 제공되는 경우에 상기 메모리가 데이터를 출력하지 않게 하면서도 FIFO에 대한 리드 포인터의 값도 증가시키지 않는다.2 shows a circuit block diagram according to an embodiment of the present invention. In FIG. 2, a circuit of the present invention for preventing data loss due to a control error on a bus interface includes a signal generator for generating a read enable signal for reading read packets stored in a receiving FIFO of a MAC core. 40), a state determination unit 50 generating a state signal according to a storage state of data to be transmitted, receiving the read enable signal and the state signal and providing an output enable signal and a read address to a receiving FIFO 10. And a lead controller 35 for controlling an internal pointer. Here, the state determination unit 50 may be implemented as a simple logic gate such as an AND gate or an OR gate, and is connected to a header port of the memory 10, which may be formed of a synchronous RAM memory or the like, to determine a data transmission state. Check it. Accordingly, when the read enable signal applied through the line L7 is provided after the input of the state signal, the read control unit 35 does not increase the value of the read pointer for the FIFO while the memory does not output data. Do not.

도 2의 동작을 설명한다. 도 2를 참조하면, 랜에서 사용하는 이더넷 스위치 칩에서 MAC코어블럭과 스위치 엔진사이의 패킷 전송이 손실없이 이루어지게 하기 위해, 리드 인에이블 신호 발생부(40)는 MAC코어의 수신용 FIFO(10)에 리드할 패킷 데이터가 저장되어 있는지를 알리는 MAC_pkt_avl가 주어지면 이에 응답하여 리드 인에이블 신호를 라인 L7을 통해 생성한다. 이 경우에 데이터 전송단위가 16워드이므로 데이터 버스상에 패킷의 마지막 워드가 리드되고 있다는 mac_eop_in신호가 주어져 있지 않은 경우는 16사이클 동안 리드 인에이블 신호를 생성하여 주고 mac_eop_in이 생성되어 있는 경우는 전송을 마치기 위해 리드 인에이블 신호를 디어설트(deassert)한다. 여기서, 상기 리드 인에이블 신호는 상기 FIFO(10)의 출력 인에이블 신호의 생성에 필요하며, 버스라인 L3을 통해 제공되는 신호인 mac_eop_in의 상태가 변화하여 데이터 전송이 종료된 상태라면, 상기 리드 인에이블 신호는 1사이클 이상 늦게 디어서트되어 원하지 아니하는 데이터가 전송될 수 있다. 이런 경우를 막기 위해 상기 상태 판단부(50)에서는 MAC Rx FIFO(10)에서 리드 아웃되는 데이터들의 전송상태를 받아 이 중 엔드 오브 패킷인 경우에는 상태신호를 발생하여 라인 L9를 통해 리드 제어부(35)에 알려준다. 이는 MAC Rx FIFO(10)에서 데이터가 워드단위로 저장될 경우에 워드 단위의 상태 예컨대 SOP,EOP, byte valid도 같이 저장되므로 데이터 리드시 EOP인지 아닌지를 체크하여 그에 따른 결과를 출력하게 되는 것이다.The operation of FIG. 2 will be described. Referring to FIG. 2, in order to ensure that packet transmission between the MAC core block and the switch engine is made without loss in the Ethernet switch chip used in the LAN, the read enable signal generator 40 may include a FIFO 10 for receiving the MAC core. In response to this, MAC_pkt_avl indicating whether packet data to be read is stored is generated in response to the read enable signal through line L7. In this case, since the data transmission unit is 16 words, if the mac_eop_in signal is not given that the last word of the packet is being read on the data bus, a read enable signal is generated for 16 cycles. Deassert the read enable signal to finish. In this case, the read enable signal is required for generating the output enable signal of the FIFO 10, and if the state of mac_eop_in, which is a signal provided through bus line L3, is changed and data transmission is terminated, the read in The enable signal is deasserted more than one cycle late, causing unwanted data to be transmitted. In order to prevent such a case, the state determination unit 50 receives a transmission state of data read out from the MAC Rx FIFO 10, and generates a state signal in the case of an end of packet, and generates a state control signal through the line L9. ). When the data is stored in the word unit in the MAC Rx FIFO 10, the state of the word unit, for example, SOP, EOP, byte valid, is also stored, so that the data is read and checked for whether it is EOP or not, and the result is output.

결국, MAC Rx FIFO 리드 제어부 (35)는 상태 판단부(50)에서 알려주는 EOP발생신호를 체크하고 EOP가 전송된 이후에는 리드 인에이블신호가 여전히 어설트되어 있더라도 더 이상의 데이터 전송이 이루어지지 않게 한다. 즉, 이 경우에는 일단 FIFO(10)의 출력 인에이블 신호를 디어설트하여 전송이 종료되게 하고 내부의 FIFO의 리드 아웃포인터와 어드레스를 증가시키지 않고 그대로 유지하고, 다음의 리드 인에이블 신호가 어서트되어 데이터 전송이 이루어졌을 때 정상적인 데이터의 전송이 이루어지게 한다. 결국, 이렇게 함에 의해 전송되는 데이터의 손실이 방지된다.As a result, the MAC Rx FIFO read control unit 35 checks the EOP generation signal informed by the state determination unit 50 and prevents further data transmission even if the read enable signal is still asserted after the EOP is transmitted. . That is, in this case, the output enable signal of the FIFO 10 is first deasserted so that transmission is terminated and the read enable signal and address of the internal FIFO are maintained without increasing, and the next read enable signal is asserted. When the data transmission is made, the normal data is transmitted. As a result, the loss of data transmitted by doing so is prevented.

전술한 바와 같이, 본 발명의 실시예들은 도면을 참조하여 예를들어 설명되었지만, 사안이 허용하는 범위에서 다양한 변화와 변경이 가능함은 물론이다.As described above, the embodiments of the present invention have been described by way of example with reference to the drawings, but of course, various changes and modifications can be made within the scope allowed by the matter.

상기한 본 발명에 따르면, 패킷 데이터의 전송로스로 인한 에러 발생율이 저하됨에 따라 에러관련 제어로직을 콤팩트화하여 게이트 사이즈를 감소하게 되는 효과가 있다. 또한, 패킷 전송 에러에 따른 스위칭 성능 저하를 막을 수 있어 시스템의 퍼포먼스를 개선하는 이점이 있다.According to the present invention described above, as the error occurrence rate due to the transmission loss of packet data is lowered, there is an effect of reducing the gate size by compacting the error-related control logic. In addition, it is possible to prevent the deterioration of switching performance due to packet transmission error, thereby improving the performance of the system.

Claims

An apparatus for preventing a data transmission loss on an interface path in a data communication apparatus, the apparatus comprising:

A signal generator connected to a bus provided between the receiving memory of the media access control core and the switch engine and generating a read enable signal necessary for reading the read packets stored in the memory;

A state determination unit generating a state signal corresponding to a state of data transmitted by being connected to the memory;

In response to the read enable signal from the signal generator, provide an output enable signal and a read address to the receiving memory, control an internal read pointer, and in response to the status signal from the status determiner. And a read control section for disabling the output enable signal in the receiving memory to terminate the transmission.

An apparatus for preventing a data transfer loss on an interface path between a first-in, first-out memory and a switch engine,

A state determination unit generating a state signal informing of an end of a file of data transmitted by being connected to the memory;

After checking and receiving a status signal indicating the end of the file from the status determination unit, even if a read enable signal is provided, the data output is prevented by preventing the output of the memory, and the internal read out pointer and the address are prevented. An apparatus for preventing data transmission loss on an interface path, the apparatus comprising: a lead control unit for maintaining it as it is.