KR100324936B1 - A pad in semiconductor device - Google Patents
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Abstract
본 발명은 반도체장치의 패드에 관한 것으로서, 특히, 슬릿(slit) 형태의 활성영역을 패드부에 형성하므로서 입력저항 감소를 용이하게 하고 본딩시 스트레스를 극복하며 입력 캐패시턴스를 감소시키고 또한 유리한 RC 값을 제공하는 반도체장치의 슬릿 형태의 활성영역을 이용한 패드에 관한 것이다. 본 발명에 따른 반도체장치의 패드는 저농도로 도핑된 제 1 도전형 웰과 제 2 도전형 웰이 상호 접합을 이루며 형성된 반도체 기판과, 제 2 도전형 웰의 표면 부분에 형성된 고농도로 도핑된 제 2 도전형 웰과, 제 1, 제 2 도전형 웰의 경계면에 형성된 경계절연막과, 경계절연막과 이격되어 제 1 도전형 웰의 상측부분에 형성된 필드절연막과, 경계절연막과 필드절연막 사이의 상기 제 1 도전형 웰의 상측 부분에 형성된 고농도로 도핑된 하나 이상의 제 1 도전형 활성영역과, 기판의 전 표면에 형성된 층간절연막과, 층간절연막의 표면 소정부위에 형성된 배선과, 필드절연막과 제 1 도전형 활성영역에 걸친 영역 상부의 배선의 소정 부위를 노출시키는 패드 윈도우를 갖는 패시베이션층을 포함하는 구조로 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pad of a semiconductor device. In particular, a slit-shaped active region is formed in a pad portion to facilitate the reduction of input resistance, to overcome stress during bonding, to reduce input capacitance, and to provide an advantageous RC value. A pad using a slit-type active region of a semiconductor device is provided. The pad of the semiconductor device according to the present invention is a semiconductor substrate formed by forming a low concentration doped first conductivity type well and a second conductivity type well bonded to each other, and a high concentration doped second portion formed on a surface portion of the second conductivity type well. A conductive insulating well, a boundary insulating film formed on the interface between the first and second conductive wells, a field insulating film formed on an upper portion of the first conductive well spaced apart from the boundary insulating film, and the first insulating layer between the boundary insulating film and the field insulating film. One or more heavily doped first active type active regions formed in the upper portion of the conductive well, an interlayer insulating film formed on the entire surface of the substrate, wiring formed on a predetermined portion of the surface of the interlayer insulating film, a field insulating film and a first conductive type And a passivation layer having a pad window that exposes a predetermined portion of the wiring over the region over the active region.
Description
본 발명은 반도체장치의 패드에 관한 것으로서, 특히, 슬릿(slit) 형태의 활성영역을 패드부에 형성하므로서 입력저항 감소를 용이하게 하고 본딩시 스트레스를 극복하며 입력 캐패시턴스를 감소시키고 또한 유리한 RC 값을 제공하는 반도체장치의 슬릿 형태의 활성영역을 이용한 패드에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pad of a semiconductor device. In particular, a slit-shaped active region is formed in a pad portion to facilitate the reduction of input resistance, to overcome stress during bonding, to reduce input capacitance, and to provide an advantageous RC value. A pad using a slit-type active region of a semiconductor device is provided.
도 1은 종래 기술에 따른 반도체장치의 활성영역 패드구조 단면도이다.1 is a cross-sectional view of an active region pad structure of a semiconductor device according to the related art.
도 1을 참조하면, 반도체기판인 실리콘기판(10)에 저농도로 도핑된 n웰(12)과 p웰(13)이 접합을 이루며 형성되어 있고, 각각의 웰(12,13)에는 각각 고농도로 도핑된 n형 활성영역(14)과 p형 활성영역(15)이 형성되어 있다. 이때, p형 활성영역(15)은 가딩(guarding)부로서 Vss전압 내지는 그라운드 전압(GND)과 연결된다. 이러한 웰(12,13) 접합부의 경계면에는 트렌치 형태의 절연막(11)으로 산화막이 형성되어 있다.Referring to FIG. 1, n wells 12 and p wells 13 doped at low concentration are formed in a silicon substrate 10, which is a semiconductor substrate, and each well 12 and 13 is formed at a high concentration. The doped n-type active region 14 and p-type active region 15 are formed. At this time, the p-type active region 15 is connected to the Vss voltage or the ground voltage GND as a guarding portion. An oxide film is formed on the boundary surface of the junction of the wells 12 and 13 with a trench insulating film 11.
이러한, 기판(10) 표면에는 층간절연막(16)이 형성되어 있다. 층간절연막 위에는 본딩 와이어와 연결되기 위한 금속배선(17)이 형성되어 있다. 금속 배선은 층간절연막에 의하여 서로 층간 절연되며 다수개의 층으로 형성될 수 있지만, 본 도면에서는 단일층의 구조를 갖는 금속배선을 형성하였다. 금속배선은 비어홀 내지는 콘택홀을 통하여 기판에 형성된 활성영역과 전기적으로 연결된다.The interlayer insulating film 16 is formed on the surface of the substrate 10. A metal wiring 17 is formed on the interlayer insulating film to be connected to the bonding wire. The metal wirings are insulated from each other by an interlayer insulating film and may be formed of a plurality of layers, but in this drawing, metal wirings having a single layer structure are formed. The metal wires are electrically connected to the active regions formed in the substrate through via holes or contact holes.
도시되지는 않았지만, 금속배선(17)의 표면을 노출시키는 개방부위가 패드 윈도우가 된다. 이러한 패드 윈도우가 n형 활성영역(14) 상부에 형성되므로 활성영역 패드라 불리운다.Although not shown, an open portion that exposes the surface of the metal wiring 17 serves as a pad window. Since the pad window is formed on the n-type active region 14, it is called an active region pad.
이러한, 활성영역 패드구조는 n형 활성영역(14)의 자체저항을 입력저항으로 이용하여 저항성분을 감소시킬 수 있지만, 금속배선(17)과 고농도로 도핑된 n형 활성영역(14)은 층간절연층(16)을 개재시킨 형태의 캐패시터를 이루어 입력 캐패시턴스의 증가를 초래하며, 필드영역 패드보다 스트레스에 취약한 구조를 갖는다.The active region pad structure can reduce the resistance component by using the self-resistance of the n-type active region 14 as an input resistance, but the metal wiring 17 and the highly-doped n-type active region 14 are interlayered. The capacitor having the insulating layer 16 is formed to increase the input capacitance, and has a structure that is more susceptible to stress than the field region pad.
도 2 는 종래 기술에 따른 반도체장치의 필드영역 패드구조 단면도이다.2 is a cross-sectional view of a field region pad structure of a semiconductor device according to the prior art.
도 2를 참조하면, 반도체기판인 실리콘기판(20)에 저농도로 도핑된 n웰(21)과 p웰(22)이 접합을 이루며 형성되어 있고, p웰(22)에는 고농도로 도핑된 p형 활성영역(23)이 형성되어 있다. 이때, p형 활성영역(23)은 가딩(guarding)부로서 Vss전압내지는 그라운드 전압(GND)과 연결된다. 이러한 n웰(21)의 상측에는 트렌치 형태의 필드절연막(24)으로 산화막이 형성되어 있으며, 필드절연막(24)은 p웰 일부 까지 연장되어 형성되어 있다.Referring to FIG. 2, the n well 21 and p well 22 doped at low concentration are formed on the silicon substrate 20, which is a semiconductor substrate, and the p well 22 is p-type doped at a high concentration. The active region 23 is formed. At this time, the p-type active region 23 is a guarding portion and is connected to the Vss voltage or the ground voltage GND. Above the n well 21, an oxide film is formed with a trench type field insulating film 24, and the field insulating film 24 extends to a part of the p well.
이러한, 기판(20) 표면에는 층간절연막(25)이 형성되어 있다. 층간절연막 위에는 본딩 와이어와 연결되기 위한 금속배선(26)이 형성되어 있다. 금속 배선(26)은 층간절연막(25)에 의하여 서로 층간 절연되는 다수개의 층으로 형성될 수 있지만, 본 도면에서는 단일층의 구조를 갖는 금속배선을 형성하였다. 금속배선은 비어홀 내지는 콘택홀을 통하여 기판에 형성된 활성영역과 전기적으로 연결되어 소자 내부와 외부의 입출력 신호를 전송한다.The interlayer insulating film 25 is formed on the surface of the substrate 20. A metal wiring 26 is formed on the interlayer insulating film to be connected to the bonding wire. The metal wirings 26 may be formed of a plurality of layers which are insulated from each other by the interlayer insulating film 25, but in this figure, metal wirings having a single layer structure are formed. The metal wiring is electrically connected to the active region formed on the substrate through the via hole or the contact hole to transmit the input / output signals inside and outside the device.
도시되지는 않았지만, 금속배선(26)의 표면을 노출시키는 개방부위가 패드 윈도우가 된다. 이러한 패드 윈도우가 필드절연막(24) 상부에 형성되므로 필드영역 패드라 불리운다Although not shown, an opening that exposes the surface of the metal wiring 26 is a pad window. Since the pad window is formed on the field insulating film 24, it is called a field region pad.
이러한, 필드영역 패드구조는 트렌치 구조의 필드절연막의 단차와 층간절연층(25)의 두께에 의한 입력 캐패시턴스의 감소 및 패드 본딩시 스트레스 완화에 유리하지만, 입력저항을 n웰(21) 자체 저항을 사용하므로 입력저항이 증가하여 활성영역 패드보다 불리하다.Such a field region pad structure is advantageous in reducing the input capacitance and stress relief during pad bonding due to the stepped thickness of the field insulating layer in the trench structure and the thickness of the interlayer insulating layer 25. As a result, the input resistance increases, which is disadvantageous than the active area pad.
그러나 상술한 졸래 기술에 따른 패드구조는 필드영역 패드 채택시 입력저항 감소 측면에서 불리하고, 활성영역 패드 채택시 단차의 감소로 인한 패드 본딩시 스트레스 완화 측면에서 불리한 문제점이 있다.However, the pad structure according to the above-described sol technique is disadvantageous in terms of input resistance reduction when the field region pad is adopted, and in terms of stress relaxation during pad bonding due to the reduction of the step difference when the active region pad is adopted.
따라서, 본 발명의 목적은 기판의 트렌치 필드절연막 옆에 고농도 도핑지역을 형성하고 다시 그 옆에 트렌치 형태의 절연막을 형성하고 이러한 필드절연막과 고농도 도핑지역의 상부에 패드 윈도우를 형성하므로서 입력저항 감소를 용이하게 하고 본딩시 스트레스를 극복하며 입력 캐패시턴스를 감소시키고 또한 유리한 RC 값을 제공하는 반도체장치의 슬릿 형태의 활성영역을 이용한 패드를 제공하는데 있다.Accordingly, an object of the present invention is to reduce the input resistance by forming a high concentration doped region next to the trench field insulating film of the substrate, and again forming a trench type insulating film next to the pad insulating layer and forming a pad window on top of the field insulating film and the high concentration doped region. The present invention provides a pad using a slit-type active region of a semiconductor device that facilitates, overcomes stress during bonding, reduces input capacitance, and provides an advantageous RC value.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 패드는 저농도로 도핑된 제 1 도전형 웰과 제 2 도전형 웰이 상호 접합을 이루며 형성된 반도체 기판과, 제 2 도전형 웰의 표면 부분에 형성된 고농도로 도핑된 제 2 도전형 웰과, 제 1, 제 2 도전형 웰의 경계면에 형성된 경계절연막과, 경계절연막과 이격되어 제 1 도전형 웰의 상측부분에 형성된 필드절연막과, 경계절연막과 필드절연막 사이의 상기 제 1 도전형 웰의 상측 부분에 형성된 고농도로 도핑된 하나 이상의 제 1 도전형 활성영역과, 기판의 전 표면에 형성된 층간절연막과, 층간절연막의 표면 소정부위에 형성된 배선과, 필드절연막과 제 1 도전형 활성영역에 걸친 영역 상부의 배선의 소정 부위를 노출시키는 패드 윈도우를 갖는 패시베이션층을 포함하는 구조로 이루어진다.The pad of the semiconductor device according to the present invention for achieving the above object is a semiconductor substrate formed by forming a low-doped first conductivity type well and a second conductivity type well bonded to each other, and formed on the surface portion of the second conductivity type well A heavily doped second conductivity type well, a boundary insulating film formed on the interface between the first and second conductive wells, a field insulating film spaced apart from the boundary insulating film and formed on an upper portion of the first conductive well, a boundary insulating film and a field One or more heavily doped first conductivity type active regions formed in an upper portion of the first conductivity type well between the insulating films, an interlayer insulating film formed on the entire surface of the substrate, wirings formed on a predetermined surface of the interlayer insulating film, and a field; And a passivation layer having a pad window for exposing a predetermined portion of the wiring over the region over the insulating film and the first conductivity type active region.
도 1 은 종래 기술에 따른 반도체장치의 활성영역 패드구조 단면도1 is a cross-sectional view of an active region pad structure of a semiconductor device according to the related art.
도 2 는 종래 기술에 따른 반도체장치의 필드영역 패드구조 단면도2 is a cross-sectional view of a field region pad structure of a semiconductor device according to the related art.
도 3 은 본 발명에 따른 슬릿(slit) 형태의 활성영역을 이용한 패드구조의 레이아웃3 is a layout of a pad structure using a slit-type active region according to the present invention
도 4 는 본 발명에 따른 슬릿 형태의 활성영역을 이용한 패드구조의 단면도로서, 도 3 의 절단선 Ⅰ-Ⅰ에 따른 단면도4 is a cross-sectional view of the pad structure using the slit-shaped active region according to the present invention, a cross-sectional view along the cutting line I-I of FIG.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3 은 본 발명에 따른 슬릿(slit) 형태의 활성영역을 이용한 패드구조의 레이아웃이다.3 is a layout of a pad structure using a slit-type active region according to the present invention.
도 3을 참조하면, n웰과 p웰이 접합을 이루며 형성된 반도체 기판 위의 n웰 상부에필드절연막(45)이 형성되어 있고, 필드절연막(45)과 이격되어 절연막(46)이 n웰과 p웰의 접합 경계부에 형성되어 있다.Referring to FIG. 3, a field insulating film 45 is formed on an n well on a semiconductor substrate formed by joining n wells and p wells, and the insulating film 46 is spaced apart from the field insulating film 45. It is formed at the junction boundary of the p well.
이러한 필드절연막(45)과 다른 절연막(46) 사이에는 다수개의 n형 불순물로 고농도 도핑된 슬릿 형태의 활성영역(43)이 형성되어 있다.Between the field insulating film 45 and the other insulating film 46, an active region 43 having a slit type doped with a plurality of n-type impurities is formed.
p형 불순물로 고농도 도핑된 가딩(guarding)영역(44)이 p웰내에 형성되어 있다. 가딩영역(44)은 그라운드 전압과 연결된다.A guarding region 44 heavily doped with p-type impurities is formed in the p well. The guarding region 44 is connected to the ground voltage.
도시되지는 않았지만 금속배선이 패드윈도우(W)에 의하여 노출된다.Although not shown, the metal wiring is exposed by the pad window (W).
도 4 는 본 발명에 따른 슬릿 형태의 활성영역을 이용한 패드구조의 단면도로서, 도 3 의 절단선 Ⅰ-Ⅰ에 따른 단면도이다.4 is a cross-sectional view of a pad structure using a slit-type active region according to the present invention, and is a cross-sectional view taken along the cutting line I-I of FIG.
도 4를 참조하면, 반도체기판인 실리콘기판(40)에 불순물 이온이 저농도로 도핑된 n웰(41)과 p웰(42)이 접합을 이루며 형성되어 있고, p웰(42)에는 고농도로 도핑된 p형 활성영역(44)이 형성되어 있다. 이때, p형 활성영역(44)은 가딩(guarding)부로서 Vss전압 내지는 그라운드 전압(GND)과 연결된다. 이러한 n웰(41)의 상측에는 트렌치 형태의 필드절연막(24)으로 산화막이 n웰(41)과 p웰(42)의 접합 경계면과 이격되어 형성되어 있다.Referring to FIG. 4, an n well 41 and a p well 42 doped with a low concentration of impurity ions are formed on the silicon substrate 40, which is a semiconductor substrate, and the p well 42 is doped at a high concentration. P-type active region 44 is formed. At this time, the p-type active region 44 is connected to the Vss voltage or the ground voltage GND as a guarding portion. On the upper side of the n well 41, an oxide film is formed with a trench-type field insulating film 24 spaced apart from the junction boundary between the n well 41 and the p well 42.
기판 상부의 n웰(41)과 p웰(42)의 접합 경계면에는 트렌치 형태의 경계절연막(46)이 산화막 등으로 형성되어 있다.A trench boundary insulating film 46 is formed of an oxide film or the like at the junction interface between the n well 41 and the p well 42 on the substrate.
이러한 필드절연막(45)과 경계절연막(46) 사이의 n웰(41) 상측 표면부에는 소정의 깊이를 갖는 n형 불순물로 고농도 도핑된 슬릿(slit) 형태의 활성영역(43)이 형성되어 있다.In the upper surface portion of the n well 41 between the field insulating layer 45 and the boundary insulating layer 46, an active region 43 having a slit-like slit form which is heavily doped with n-type impurities having a predetermined depth is formed. .
이러한, 기판(40) 표면에는 층간절연막(47)이 형성되어 있다. 층간절연막 위에는 본딩 와이어와 연결되기 위한 금속배선(48)이 형성되어 있다. 금속 배선(48)은 층간절연막(47)에 의하여 서로 층간 절연되고 비어 콘택을 통하여 전기적으로 연결되는 다수개의 층으로 형성될 수 있지만, 본 도면에서는 단일층의 구조를 갖는 금속배선을 도시하였다. 금속배선은 비어홀 내지는 콘택홀을 통하여 기판에 형성된 활성영역과 전기적으로 연결되어 소자 내부와 외부의 입출력 신호를 전송한다.The interlayer insulating film 47 is formed on the surface of the substrate 40. A metal wiring 48 is formed on the interlayer insulating film to be connected to the bonding wire. Although the metal wiring 48 may be formed of a plurality of layers which are insulated from each other by the interlayer insulating film 47 and electrically connected through the via contact, the metal wiring having a single layer structure is illustrated in this drawing. The metal wiring is electrically connected to the active region formed on the substrate through the via hole or the contact hole to transmit the input / output signals inside and outside the device.
도시되지는 않았지만, 금속배선(48)의 표면을 노출시키는 개방부위가 패드 윈도우가 된다. 본 발명은 이러한 패드 윈도우가 필드절연막(45) 상부와 슬릿 형태의 활성영역(43)에 걸쳐서 형성되므로 종래 기술과 다르다.Although not shown, an opening that exposes the surface of the metallization 48 is a pad window. The present invention is different from the prior art because the pad window is formed over the field insulating layer 45 and the slit-type active region 43.
슬릿형태의 활성영역(43)을 패드부에 추가로 형성하므로서 활성영역(43)의 자체 저항을 입력 저항으로 이용하므로 저항 성분을 감소시키고, 필드절연막(45)을 이용하여 패드를 형성하므로 패드 본딩시 단차 문제로 인한 스트레스 취약부분을 개선하며 입력 캐패시턴스를 감소시키다.By forming the slit-type active region 43 in addition to the pad portion, the resistance of the active region 43 is used as the input resistance, thereby reducing the resistance component, and forming the pad using the field insulating layer 45 to bond the pad. It improves the stress weakness caused by the time step problem and reduces the input capacitance.
따라서, 본 발명에서는 슬릿(slit) 형태의 활성영역을 패드부에 형성하므로서 입력저항 감소를 용이하게 하고 본딩시 스트레스를 극복하며 입력 캐패시턴스를 감소시키고 또한 유리한 RC 값을 제공하는 장점이 있다.Accordingly, in the present invention, the active region having a slit shape is formed in the pad part to facilitate the reduction of input resistance, to overcome stress during bonding, to reduce the input capacitance, and to provide an advantageous RC value.
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