KR100324281B1 - Centralized High Speed Data Processing Module - Google Patents
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Links
- 238000012545 processing Methods 0.000 title description 5
- 230000005540 biological transmission Effects 0.000 claims abstract description 54
- 238000004891 communication Methods 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 12
- 238000012546 transfer Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000013507 mapping Methods 0.000 description 2
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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-
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Abstract
본 발명은 중앙 집중식 고속 데이터 전송 장치에 관한 것으로, 특히 멀티 프로세서(Multi-processor) 운용 방식의 시스템(System)에서 프로세서 간의 통신 시에 각 프로세서 디바이스(Device)를 일대일로 접속시켜 동시에 통신이 가능하도록 한 중앙 집중식 고속 데이터 전송 장치에 관한 것이다.The present invention relates to a centralized high-speed data transmission apparatus, and in particular, to enable simultaneous communication by connecting each processor device one-to-one during communication between processors in a multi-processor operating system. One centralized high speed data transmission apparatus is provided.
본 발명은 프레임을 저장하는 메모리와; 하나의 프로세서 디바이스와 IPC 케이블을 통해 일대일로 접속하여 상기 프로세서 디바이스로부터 인가되는 HDLC 프레임을 DMA로 로컬 버스를 통해 상기 메모리에 저장하며, 상기 메모리에 저장된 프레임을 DMA로 판독하여 상기 프로세서 디바이스에게 전송하는 다수 개의 IPC 접속부와; 상기 메모리에 저장된 프레임에서 수신자 어드레스를 확인하고 해당 확인한 수신자 어드레스에 대응하는 상기 IPC 접속부에 대하여 DMA 제어하는 CPU와; 상기 각 IPC 접속부와 상기 CPU의 로컬 버스 점유 시에 버스 사용 중재를 수행하는 로컬 버스 중재부를 포함하여 이루어진 것을 특징으로 한다.The present invention is a memory for storing a frame; One-to-one connection with one processor device through an IPC cable to store an HDLC frame applied from the processor device to the memory via a local bus to the DMA, and to read the frame stored in the memory to the DMA to the processor device A plurality of IPC connections; A CPU which checks the recipient address in the frame stored in the memory and performs DMA control on the IPC connection corresponding to the confirmed recipient address; And a local bus arbitration unit for performing bus use arbitration when the IPC connection unit and the CPU occupy a local bus.
Description
본 발명은 중앙 집중식 고속 데이터 전송 장치에 관한 것으로, 특히 멀티 프로세서 운용 방식의 시스템에서 프로세서 간의 통신 시에 각 프로세서 디바이스(Processor Device)를 일대일로 접속시켜 동시에 통신이 가능하도록 한 중앙 집중식 고속 데이터 전송 장치에 관한 것이다.The present invention relates to a centralized high-speed data transmission apparatus, and in particular, a centralized high-speed data transmission apparatus for enabling simultaneous communication by connecting each processor device one-to-one during communication between processors in a multi-processor operating system. It is about.
일반적으로, 멀티 프로세서 운용 방식의 시스템에서 프로세서 간의 통신을 수행하기 위한 구성으로, 도 1에 도시된 바와 같이, 다수 개의 프로세서 디바이스(10-1 ~ 10-N)와, RCM(Reference Clock Module; 20)을 포함하여 이루어져 있는데, 프로세서 장치 사이의 통신 버스인 IPC 버스(Bus)를 통해 모든 프로세서 디바이스(10-1 ~ 10-N)가 공통으로 접속되어 있는 다중 접점 방식으로 이루어져 있다.In general, as a configuration for performing communication between processors in a multi-processor operating system, as shown in FIG. 1, a plurality of processor devices 10-1 to 10 -N and a reference clock module (RCM) 20 are illustrated. It consists of a multi-contact method in which all the processor devices 10-1 to 10-N are commonly connected through the IPC bus (Bus), which is a communication bus between the processor devices.
여기서, 해당 각 프로세서 디바이스(10-1 ~ 10-N)는 IPC 버스를 통해 데이터를 송수신하는 IPCC(11)와, 시스템 전체의 동작을 제어하는 CPU(12)와, 통신용 버퍼(Buffer)인 메모리(13)를 각각 포함하여 이루어져 있으며, 해당 RCM(20)으로부터 제공되는 기준 클럭(Reference Clock; RF_CLK)을 수신하여 버스 중재 제어를 수행한다. 이때, 해당 모든 프로세서 디바이스(10-1 ~ 10-N)는 IPC 버스에 다중 접점방식으로 접속되어 있으므로, 임의의 순간에 IPC 버스를 점유하는 프로세서 디바이스(10-1 ~ 10-N)는 하나가 된다.Here, each of the processor devices 10-1 to 10 -N includes an IPCC 11 for transmitting and receiving data through an IPC bus, a CPU 12 for controlling the operation of the entire system, and a memory for communication. 13, each of which includes a reference clock (RF_CLK) provided from the RCM 20 to perform bus arbitration control. At this time, since all the corresponding processor devices 10-1 to 10-N are connected to the IPC bus in a multi-contact manner, one processor device 10-1 to 10-N occupies the IPC bus at any moment. do.
그리고, 해당 RCM(20)은 해당 각 프로세서 디바이스(10-1 ~ 10-N)가 동시에 IPC 버스를 점유하고자 하는 경우에 IPC 버스 상에 있는 각 프로세서 디바이스(10-1 ~ 10-N)의 버스 점유 우선 순위 제어를 위한 기준 클럭(RF_CLK)을 생성시켜 해당 프로세서 디바이스(10-1 ~ 10-N)에 제공해 준다.And, the RCM 20 is a bus of each processor device (10-1 ~ 10-N) on the IPC bus when each of the processor device (10-1 ~ 10-N) wants to occupy the IPC bus at the same time A reference clock RF_CLK is generated for the occupancy priority control and provided to the corresponding processor devices 10-1 to 10-N.
또한, 상기 각 프로세서 디바이스(10-1 ~ 10-N) 내에 구비되어 있는 IPCC(11)의 내부 구성은 도 2에 도시된 바와 같이, IPC 버스에 관련된 신호가 RS485 방식의 전기적인 사양으로 접속하기 위한 RS485 송수신부(Transceiver; 11-1)와, IPC 버스 점유 시에 우선 순위 제어를 위한 IPC 버스 중재부(Bus Arbiter; 11-2)와, IPC 버스를 통하여 송수신되는 데이터를 DMA(Direct Memory Access)로 변환시켜 주는 데이터 프로세서(Data Processor; 11-3)와, 송신 클럭(Transmit Clock)을 해당 데이터 프로세서(11-3)로 제공하는 송신 클럭 드라이버(Driver; 11-4)를 포함하여 이루어져 있다.In addition, the internal configuration of the IPCC (11) provided in each of the processor devices (10-1 ~ 10-N) is, as shown in Fig. RS485 transceiver 11-1, IPC bus arbitration unit 11-2 for priority control when the IPC bus is occupied, and data transmitted / received through the IPC bus DMA (Direct Memory Access) Data processor (11-3) for converting the data processor (11-3), and transmit clock driver (11-4) for providing a transmit clock (Transmit Clock) to the data processor (11-3). .
상술한 바와 같이 구성된 멀티 프로세서 운용 방식의 시스템에서 프로세서 간의 통신을 수행하는 동작을 살펴보면 다음과 같다.An operation of performing communication between processors in a multiprocessor operating system configured as described above is as follows.
먼저, 제1프로세서 디바이스(10-1)에서 제2프로세서 디바이스(10-2)로 데이터를 전송하는 경우, 해당 제1프로세서 디바이스(10-1) 내에 구비되어 있는 CPU(12)에서는 해당 제1프로세서 디바이스(10-1) 내에 구비되어 있는 메모리(13)에 전송할 데이터를 저장하고 해당 제1프로세서 디바이스(10-1) 내에 구비되어 있는IPCC(11)에게 IPC 버스 점유 요청을 수행한다.First, when data is transmitted from the first processor device 10-1 to the second processor device 10-2, the CPU 12 provided in the first processor device 10-1 may transmit the first data. Data to be transmitted is stored in the memory 13 included in the processor device 10-1, and an IPC bus occupancy request is performed to the IPCC 11 provided in the first processor device 10-1.
이에, 상기 IPCC(11) 내에 구비되어 있는 IPC 버스 중재부(11-2)에서는 상기 CPU(12)로부터 IPC 버스 점유 요청을 수신받아 상기 제1프로세서 디바이스(10-1)가 IPC 버스 상에서 자신의 우선 순위가 될 때까지 대기시킨 다음에 우선 순위가 돌아온 경우에 비지 신호(Busy Signal; BUSY)를 수신하여 IPC 버스의 아이들(Idle) 상태 여부를 확인하며, IPC 버스가 아이들이면 상기 메모리(13)에 저장시킨 데이터를 판독하여 IPC 버스를 경유하여 상기 제2프로세서 디바이스(10-2)로 전송해 준다.Accordingly, the IPC bus arbitration unit 11-2 provided in the IPCC 11 receives the IPC bus occupancy request from the CPU 12 and the first processor device 10-1 receives its own request on the IPC bus. After waiting until the priority is reached, when the priority is returned, a busy signal (BUSY) is received to determine whether the IPC bus is idle, and if the IPC bus is idle, the memory 13 The data stored in the readout is read and transmitted to the second processor device 10-2 via the IPC bus.
이 때, 상기 제1프로세서 디바이스(10-1)가 IPC 버스를 점유 중이므로, 다른 모든 프로세서 디바이스(10-2 ~ 10-N)는 수신 모드로만 동작을 수행하게 된다. 그리고, 상기 IPC 버스 상의 모든 데이터는 HDLC 프로토콜(High Level Data Link Control Protocol)로서 처리되므로, 송신 데이터 (이하, 프레임(Frame)이라고 함)에는 송신자의 어드레스(Address)와 수신자의 어드레스 필드(Field)가 존재한다.At this time, since the first processor device 10-1 occupies the IPC bus, all other processor devices 10-2 to 10 -N operate only in a reception mode. In addition, since all data on the IPC bus are processed as a high level data link control protocol (HDLC) protocol, transmission data (hereinafter referred to as a frame) includes an address of a sender and an address field of a receiver. Is present.
이에 따라, 상기 제2프로세서 디바이스(10-2)는 상기 제1프로세서 디바이스(10-1)로부터 수신되는 프레임에서 수신자의 어드레스를 판독하여 해당 수신자의 어드레스가 자신임을 확인하고 해당 수신 프레임을 상기 IPCC(11) 내에 구비되어 있는 데이터 프로세서(11-3)에 인가한다.Accordingly, the second processor device 10-2 reads the address of the receiver from the frame received from the first processor device 10-1, confirms that the address of the receiver is itself, and selects the received frame from the IPCC. (11) is applied to the data processor 11-3 provided.
그리고, 상기 데이터 프로세서(11-3)에서는 상기 수신 프레임을 DMA로 변환시켜 해당 변환된 프레임을 상기 메모리(13)로 전송하며, 전송이 완료되면 상기 CPU(12)에게 인터럽트(Interrupt)를 발생시켜 줌으로써 상기 CPU(12)로 하여금 상기 메모리(13)에 저장된 수신 프레임을 처리하도록 요구한다.The data processor 11-3 converts the received frame into DMA to transmit the converted frame to the memory 13, and generates an interrupt to the CPU 12 when the transmission is completed. By requesting the CPU 12 to process the received frame stored in the memory 13.
한편, 송신자인 제1프로세서 디바이스(10-1)는 프레임의 전송이 완료되면 IPC 버스를 아이들 상태로 전환시켜 주기 위해서 비지 신호(BUSY)를 니게이트(Negate)하며, IPC 버스로 드라이브하던 모든 출력 신호를 하이 임피던스(High Impedance) 상태로 바꾸어 줌으로써 다른 프로세서 디바이스(10-2 ~ 10-N)가 IPC 버스를 사용 가능하게 해 준다.Meanwhile, when the transmission of the frame is completed, the first processor device 10-1, which is a sender, negates the busy signal BUSY to switch the IPC bus to the idle state, and all outputs driven by the IPC bus. By changing the signal to a high impedance state, other processor devices (10-2 to 10-N) can use the IPC bus.
여기서, 송신자인 제1프로세서 디바이스(10-1)에 의해 드라이브되는 출력 신호는 프레임의 전송 시작을 알리는 비지 신호(BUSY), 송수신되는 데이터인 전송 프레임(Transmit and Receive Data; TRX_D) 및 전송 클럭(Transmit and Receive Clock; TRX_CLK)이 있으며, 수신자인 제2프로세서 디바이스(10-2)는 상기 제1프로세서 디바이스(10-1)의 출력 신호를 입력으로 취한다.Here, the output signal driven by the first processor device 10-1, which is a sender, includes a busy signal BUSY indicating the start of transmission of a frame, a transmission frame (Transmit and Receive Data; TRX_D) and a transmission clock that are transmitted and received data. There is a Transmit and Receive Clock (TRX_CLK), and the second processor device 10-2, which is the receiver, takes as an input the output signal of the first processor device 10-1.
그리고, IPC 버스는 임의의 순간에 한 방향으로만 프레임이 전송되는 심플렉스 모드(Simplex Mode)로 동작하며, 해당 심플렉스 모드에서는 상기 제1프로세서 디바이스(10-1)는 프레임을 송신만 하고 다른 프로세서 디바이스(10-2 ~ 10-N)로부터 프레임을 수신하지는 못한다.In addition, the IPC bus operates in a simplex mode in which a frame is transmitted only in one direction at any moment, and in the simplex mode, the first processor device 10-1 transmits a frame only and transmits another frame. It does not receive frames from processor devices 10-2 through 10-N.
상술한 바와 같이 상기 제1프로세서 디바이스(10-1)에서 프레임을 송신하고 상기 제2프로세서 디바이스(10-2)에서 해당 프레임을 수신하는 경우를 예를 들어 설명하였으나 다른 프로세서 디바이스(10-2 ~ 10-N) 들 간에도 동일하게 적용된다.As described above, a case in which the first processor device 10-1 transmits a frame and the second processor device 10-2 receives the frame is described as an example. The same applies to 10-N).
그런데, 종래와 같은 구조는 고속의 데이터 전송에 적합하지 못한 구조인데, IPC 버스가 단방향 전송 방식인 심플렉스 구조이기 때문에 하나의 프로세서 디바이스가 다른 하나의 프로세서 디바이스로 프레임을 전송하고 있는 동안에는 다른 프로세서 디바이스는 IPC 버스가 아이들 상태가 되기까지 대기하고 있어야 하므로 전송로의 병목 현상이 심하게 발생되는 문제점이 있었다.However, the conventional structure is not suitable for high-speed data transmission. Since the IPC bus is a simplex structure in which a unidirectional transmission method is used, while one processor device is transmitting a frame to another processor device, another processor device is used. Since the IPC bus has to wait for the idle state, there is a problem that the bottleneck of the transmission path is severe.
본 발명은 전술한 바와 같은 문제점을 해결하기 위한 중앙 집중식 고속 데이터 전송 장치에 관한 것으로, 멀티 프로세서 운용 방식의 시스템에서 프로세서 간의 통신 시에 각 프로세서 디바이스를 해당 중앙 집중식 고속 데이터 전송 장치에 일대일로 접속시켜 다수 개의 프로세서 디바이스를 동시에 통신이 가능하게 함으로써, 저속의 메시지 위주의 데이터 전송은 물론이고 대량의 데이터를 고속으로 전송하는데, 그 목적이 있다.The present invention relates to a centralized high-speed data transmission apparatus for solving the above-described problems. In a multi-processor operating system, each processor device is connected one-to-one to a corresponding centralized high-speed data transmission apparatus during communication between processors. By enabling the communication of multiple processor devices at the same time, the purpose is to transmit large amounts of data at high speed as well as low-speed message-oriented data transfer.
도 1은 종래 멀티 프로세서(Multi-processor) 운용 방식의 시스템(System)에서 프로세서 간의 통신을 위한 구성을 나타낸 블록도.1 is a block diagram illustrating a configuration for communication between processors in a system of a conventional multi-processor operating system.
도 2는 도 1에 있어 IPCC(Inter Processor Communication Control Module)의 내부 구성을 나타낸 블록도.FIG. 2 is a block diagram illustrating an internal configuration of an inter processor communication control module (IPCC) in FIG. 1. FIG.
도 3은 본 발명의 실시예에 따른 중앙 집중식 고속 데이터 전송 장치(Centralized High Speed Data Processing Module; CHDPM)를 나타낸 구성 블록도.3 is a block diagram showing a centralized high speed data processing module (CHDPM) according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
30 : CPU(Central Processing Unit)30: CPU (Central Processing Unit)
40 : 메모리(Memory)40: Memory
50 : 로컬 버스 중재부(Local Bus Arbiter)50: Local Bus Arbiter
60-1 ~ 60-N : IPCC60-1 to 60-N: IPCC
상술한 바와 같은 목적을 달성하기 위한 본 발명은 프레임을 저장하는 메모리와; 하나의 프로세서 디바이스와 IPC 케이블을 통해 일대일로 접속하여 상기 프로세서 디바이스로부터 인가되는 HDLC 프레임을 DMA로 로컬 버스를 통해 상기 메모리에 저장하며, 상기 메모리에 저장된 프레임을 DMA로 판독하여 상기 프로세서 디바이스에게 전송하는 다수 개의 IPC 접속부와; 상기 메모리에 저장된 프레임에서 수신자 어드레스를 확인하고 해당 확인한 수신자 어드레스에 대응하는 상기 IPC 접속부에 대하여 DMA 제어하는 CPU와; 상기 각 IPC 접속부와 상기 CPU의 로컬 버스 점유 시에 버스 사용 중재를 수행하는 로컬 버스 중재부를 포함하여 이루어진 것을 특징으로 한다. 여기서, 상기 IPC 케이블을 통해 전송되는 신호는 전송 클럭, 송신 프레임, 수신 프레임 및 링크 신호를 포함하며, 해당 송신과 수신 프레임은 분리된 전이중 모드로 운용되고 HDLC 프레임으로 송신자의 어드레스, 수신자의 어드레스, 데이터 및 CRC의 부분을 포함하는 것을 특징으로 한다. 그리고, 상기 링크 신호는 상기 IPC 케이블이 탈장된 경우에 니게이트되고 실장된 경우에 어서트되는 것을 특징으로 한다.The present invention for achieving the above object is a memory for storing a frame; One-to-one connection with one processor device through an IPC cable to store an HDLC frame applied from the processor device to the memory via a local bus to the DMA, and to read the frame stored in the memory to the DMA to the processor device A plurality of IPC connections; A CPU which checks the recipient address in the frame stored in the memory and performs DMA control on the IPC connection corresponding to the confirmed recipient address; And a local bus arbitration unit for performing bus use arbitration when the IPC connection unit and the CPU occupy a local bus. Here, the signal transmitted through the IPC cable includes a transmission clock, a transmission frame, a reception frame, and a link signal, and the transmission and reception frames are operated in separate full-duplex mode, and the address of the sender, the address of the receiver, And a portion of the data and the CRC. The link signal may be negated when the IPC cable is mounted and asserted when the link signal is mounted.
다르게는, 상기 CPU는 상기 두 개 이상의 프로세서 디바이스가 동시에 HDLC 프레임을 송수신하는 경우에 멀티태스킹 처리를 수행하는 것을 특징으로 한다.Alternatively, the CPU may perform multitasking when the two or more processor devices simultaneously transmit and receive HDLC frames.
다르게는, 상기 CPU는 시스템의 재시동 시에 추후 경로 설정을 위하여 상기 각 IPC 접속부에 접속된 각 프로세서 디바이스의 HDLC 어드레스를 확인해 상기 메모리에 저장하여 각 프레임의 HDLC 어드레스와 송신자를 매핑하는 것을 특징으로 한다.Alternatively, the CPU checks and stores the HDLC address of each processor device connected to each IPC connection unit in the memory by mapping the HDLC address and the sender of each frame when the system is restarted. .
다르게는, 상기 CPU는 상기 IPC 케이블이 탈장되었다가 실장된 경우에 해당 IPC 케이블에 연결되어 있는 프로세서 디바이스의 HDLC 어드레스를 확인해 상기 메모리에 갱신하거나 기설정된 통신 메시지를 통해 임의로 각 프로세서 디바이스의 HDLC 어드레스를 확인해 상기 메모리에 갱신하는 것을 특징으로 한다.Alternatively, the CPU checks the HDLC address of the processor device connected to the IPC cable when the IPC cable is mounted and mounted, and updates the memory in the memory or arbitrarily sets the HDLC address of each processor device through a predetermined communication message. Check and update to the memory.
본 발명은 HDLC 프로토콜을 사용하는 다수 개의 프로세서 디바이스 간의 통신에 있어서, 각 프로세서 디바이스를 IPC 케이블(Cable)을 통하여 중앙 집중식 고속 데이터 전송 장치에 일대일로 접속하고 비지 신호와 기준 클럭 없이 송수신 프레임을 분리시킨 형태로 이루어지며, 별도의 IPC 버스 중재 제어부가 필요없고 버스 점유 경합 시에 충돌 없이 다수 개의 프로세서 디바이스 간에 통신이 가능하여 대량의 데이터를 고속으로 전송할 수 있도록 해 준다. 이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.According to the present invention, in the communication between a plurality of processor devices using the HDLC protocol, each processor device is connected one-to-one to a centralized high-speed data transmission apparatus through an IPC cable and separates transmission and reception frames without a busy signal and a reference clock. It does not require a separate IPC bus arbitration control unit and enables communication between multiple processor devices without collisions in case of bus contention, enabling the transfer of large amounts of data at high speed. Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시예에 따른 중앙 집중식 고속 데이터 전송 장치는 다수 개의 각 프로세서 디바이스 간의 통신을 제어하고 전송 프레임의 경로 설정(Routing), 재전송 요구에 의한 오류 복구 및 방송 전송(Broadcasting)의 기능을 수행하는데, 도 3에 도시한 바와 같이, CPU(30)와, 메모리(40)와, 로컬 버스 중재부(50)와, 다수 개의 IPCC(60-1 ~ 60-N)를 구비하여 이루어진다.The centralized high speed data transmission apparatus according to an embodiment of the present invention controls communication between a plurality of processor devices and performs functions of routing of transmission frames, error recovery by retransmission request, and broadcasting. 3, a CPU 30, a memory 40, a local bus arbitration unit 50, and a plurality of IPCCs 60-1 to 60-N are provided.
여기서, 다수 개의 프로세서 디바이스 (설명의 편의상으로, 그 구조는 도면에 도시하지 않았지만)를 접속하는 IPC 케이블은 다중 접점 방식이 아닌 일대일로 접속되는 중앙 집중식으로, 다수 개의 프로세서 디바이스는 본 발명의 실시예에 따른 중앙 집중식 고속 데이터 전송 장치를 중심으로 스타(Star)형 구조로 이루어진다. 그리고, 다수 개의 프로세서 디바이스의 내부 구조는 종래의 구조와 유사하나 각 IPCC 내에는 IPC 버스 중재부가 없는 형태로 이루어진다.Here, the IPC cable for connecting a plurality of processor devices (for convenience of description, the structure is not shown in the drawings) is centralized to be connected in a one-to-one manner rather than a multi-contact method, the plurality of processor devices is an embodiment of the present invention According to the centralized high speed data transmission device is made of a star (Star) structure. In addition, the internal structure of the plurality of processor devices is similar to the conventional structure, but in the form of no IPC bus arbitration unit in each IPCC.
또한, 상기 IPC 케이블을 통해 전송되는 신호에는 최대 25(MHz)의 전송 클럭(TRX_CK), 프로세서 디바이스로부터 송신되는 데이터인 송신 프레임(TxD), 프로세서 디바이스에 수신되는 데이터인 수신 프레임(RxD) 및 IPC 접속의 정상 여부를 표시하는 링크 신호(LINK)를 포함하며, 해당 신호들의 방향은 각 프로세서 디바이스를 기준으로 설정되어 본 발명의 실시예에 따른 중앙 집중식 고속 데이터 전송 장치는 DCE(Data Communication Equipment)로 동작하고 각 프로세서 디바이스는 DTE(Data Terminal Equipment)로 동작하나, 이에 한정된 것은 아니다. 그리고, 해당 송신 프레임(TxD)의 신호선과 해당 수신 프레임(RxD)의 신호선은 분리되어 있어 동시에 해당 프레임(TxD, RxD)의 송수신이 가능한 전이중(Full Duplex) 방식을 채택하며, 양방향의 최대 전송 속도는 50(Mbps)까지 가능하다.In addition, a signal transmitted through the IPC cable includes a transmission clock TRX_CK of up to 25 MHz, a transmission frame TxD that is data transmitted from a processor device, a reception frame RxD that is data received by the processor device, and an IPC. It includes a link signal (LINK) indicating whether the connection is normal, the direction of the signal is set based on each processor device so that the centralized high-speed data transmission apparatus according to an embodiment of the present invention is a DCE (Data Communication Equipment) Each processor device operates as a data terminal equipment (DTE), but is not limited thereto. In addition, the signal line of the transmission frame TxD and the signal line of the reception frame RxD are separated, and adopts a full duplex method capable of transmitting and receiving the frames TxD and RxD at the same time. Can be up to 50 (Mbps).
또한, 본 발명의 실시예에 따른 중앙 집중식 고속 데이터 전송 장치의 구성 요소를 연결해 주는 로컬 버스의 데이터 최대 전송 속도 (즉, 전송 대역폭)는 120(Mbyte/sec)으로 고속의 IPC 프레임의 전송에 지연이 발생하지 않도록 해 준다.In addition, the maximum data transmission speed (ie, transmission bandwidth) of the local bus connecting components of the centralized high speed data transmission apparatus according to an embodiment of the present invention is 120 (Mbyte / sec), which delays the transmission of the high speed IPC frame. This does not happen.
상기 CPU(30)는 고속의 IPC 프레임을 해당 목적 프로세서 디바이스로 병목 현상 없이 신속하게 라우팅하기 위해 RISC(Reduced Instruction Set Computing) 계열의 CPU를 사용하여 상기 각 IPCC(60-1 ~ 60-N) 및 프레임(TxD, RxD)의 경로 설정을 제어한다.The CPU 30 uses each of the IPCCs 60-1 to 60-N using a reduced instruction set computing (RISC) series CPU to quickly route a high-speed IPC frame to a corresponding processor device without a bottleneck. Controls the path setting of the frames TxD and RxD.
상기 메모리(40)는 통신용 버퍼로서, 상기 각 IPCC(60-1 ~ 60-N)를 통해 인가되는 프레임(TxD, RxD)을 저장한다.The memory 40 is a communication buffer, and stores the frames TxD and RxD applied through the respective IPCCs 60-1 to 60-N.
상기 로컬 버스 중재부(50)는 상기 각 IPCC(60-1 ~ 60-N)와 CPU(30)가 로컬 버스 점유 시에 버스 사용 중재를 수행하며, 상기 각 IPCC(60-1 ~ 60-N)의 DMA 전송 중에도 중재 기능을 수행하여 다음의 로컬 버스 마스터(Master)에게 지연 없이(Bus Latency) 버스 점유 허가가 이루어지도록 제어한다.The local bus arbitration unit 50 arbitrates bus use when the respective IPCCs 60-1 to 60-N and the CPU 30 occupy a local bus, and each of the IPCCs 60-1 to 60-N The arbitration function is also performed during DMA transmission to control the next local bus master to acquire the bus occupancy permission without bus latency.
상기 IPCC(60-1 ~ 60-N)는 IPC 접속부로서, RS485 방식의 전기적인 사양으로 접속하기 위한 RS485 송수신부와, 프레임(TxD, RxD)을 DMA로 메모리(40)에 저장시켜 주는 데이터 프로세서를 포함하여 이루어지며, 해당 데이터 프로세서의 DMA 전송 속도를 최적화하기 위하여 오우버래핑(Overlapping) 방식을 사용하여 DMA 전송을 수행한다.The IPCCs 60-1 to 60-N are IPC connection units, an RS485 transceiver for connecting to an RS485 electrical specification, and a data processor for storing frames TxD and RxD in the memory 40 by DMA. In order to optimize the DMA transfer speed of the data processor, the DMA transfer is performed using an overlapping method.
상술한 바와 같이 구성된 본 발명의 실시예에 따른 중앙 집중식 고속 데이터 전송 장치는 다수 개의 프로세서 디바이스와 송수신되는 프레임에 대해 고속의 라우팅을 수행하며, 다수 개의 프로세서 디바이스 간에 동시에 프레임이 교환되도록 해 주며, IPC 전송 시의 프로토콜은 HDLC를 사용하고 HDLC 프레임에는 송신자의 어드레스, 수신자의 어드레스, 데이터 및 CRC(Cyclic Redundancy Check)의 부분을 포함하는데, 그 동작을 살펴하면 다음과 같다. 여기서, 제1프로세서 디바이스에서 프레임을 송신하고 제2프로세서 디바이스에서 해당 프레임을 수신하는 경우를 예를 들어 설명하나 다른 프로세서 디바이스들 간에도 동일하게 적용된다. 그리고, 소프트웨어(Software)적인 관점으로 보면 두 개 이상의 프로세서 디바이스가 동시에 IPC 프레임을 송수신하는 경우에는 멀티태스킹(Multi-tasking) 처리가 요구되어 OS(Operating System)을 본 발명의 실시예에 따른 중앙 집중식 고속 데이터 전송 장치에 구비시켜 제어하도록 한다.The centralized high-speed data transmission apparatus according to the embodiment of the present invention configured as described above performs high-speed routing for frames transmitted and received with a plurality of processor devices, and allows frames to be simultaneously exchanged between a plurality of processor devices, and IPC The protocol used for transmission uses HDLC, and the HDLC frame includes a sender's address, a receiver's address, data, and a portion of a cyclic redundancy check (CRC). Here, an example of transmitting a frame at the first processor device and receiving the frame at the second processor device will be described. However, the same applies to other processor devices. In terms of software, when two or more processor devices transmit and receive IPC frames at the same time, multi-tasking processing is required, so that an OS (Operating System) according to an embodiment of the present invention is centralized. The high speed data transmission apparatus is provided to control the apparatus.
먼저, 제1프로세서 디바이스에서 제2프로세서 디바이스로 송신 프레임(TxD)을 전송하는 경우, 해당 제1프로세서 디바이스 내에 구비되어 있는 CPU에서는 송신 프레임(TxD)을 내부의 메모리에 저장하며, 상기 제1프로세서 디바이스 내에 구비되어 있는 IPCC의 데이터 프로세서를 동작시켜 해당 메모리에 저장시킨 송신프레임(TxD)을 판독하여 송출하도록 한다.First, when transmitting a transmission frame (TxD) from the first processor device to the second processor device, the CPU provided in the first processor device stores the transmission frame (TxD) in the internal memory, the first processor The data processor of the IPCC provided in the device is operated to read and transmit the transmission frame TxD stored in the memory.
그리고, 상기 송신 프레임(TxD)에 대한 클럭은 상기 IPCC의 클럭 드라이버에서 제공되며, 상기 IPCC의 데이터 프로세서에 의해 출력되는 송신 프레임(TxD)은 상기 IPCC의 RS485 송수신부에서 RS485 신호로 변환된 후에 트위스티드 쌍(Twisted Pair)의 IPC 케이블을 통하여 제1IPCC(60-1)로 전송되어진다.The clock for the transmission frame TxD is provided by the clock driver of the IPCC, and the transmission frame TxD output by the data processor of the IPCC is twisted after being converted into an RS485 signal by the RS485 transceiver of the IPCC. The pair is transmitted to the first IPCC 60-1 through a twisted pair IPC cable.
이에, 상기 제1IPCC(60-1) 내에 구비되어 있는 데이터 프로세서는 상기 제1IPCC 내에 구비되어 있는 RS485 송수신부를 통해 수신되는 HDLC 프레임을 DMA로 메모리(40)에 저장시켜 준다. 이때, 상기 제1IPCC(60-1)의 데이터 프로세서는 해당 HDLC 프레임에서 수신자의 어드레스를 판독하여 해당 판독한 수신자의 어드레스가 자신임을 확인하는 동작을 수행하지 않는다. 여기서, 상기 제1IPCC(60-1)의 데이터 프로세서에서 자신에게 수신되는 HDLC 프레임의 수신자 어드레스를 확인할 필요가 없는 이유는 오로지 최종 수신자에게 프레임을 전송하는 경로 설정 기능을 CPU(30)에서 수행하기 때문이다.Accordingly, the data processor provided in the first IPCC 60-1 stores the HDLC frame received through the RS485 transceiver provided in the first IPCC in the memory 40 as DMA. At this time, the data processor of the first IPCC 60-1 does not read the address of the receiver in the corresponding HDLC frame and does not perform an operation of confirming that the address of the receiver is read. In this case, the reason why the data processor of the first IPCC 60-1 does not need to check the receiver address of the HDLC frame received by the first IPCC 60-1 is because the CPU 30 performs the path setting function for transmitting the frame to the final receiver. to be.
다시 말해서, 상기 CPU(30)에서는 상기 메모리(40)에 저장시킨 HDLC 프레임에서 수신자의 어드레스를 판독하여 수신자가 제2프로세서 디바이스임을 확인한 경우, 제2IPCC(60-2) 내에 구비되어 있는 데이터 프로세서의 DMA를 가동시켜 상기 메모리(40)에 저장시킨 HDLC 프레임을 판독하여 제2프로세서 디바이스 측으로 전송하도록 제어해 준다.In other words, when the CPU 30 reads the address of the receiver from the HDLC frame stored in the memory 40 and confirms that the receiver is the second processor device, the CPU 30 of the data processor included in the second IPCC 60-2 is installed. The DMA is operated to control the HDLC frame stored in the memory 40 to be read and transmitted to the second processor device.
이에 따라, 수신자인 제2프로세서 디바이스 내에 구비되어 있는 IPCC의 데이터 프로세서는 어드레스 필터링(Address Filtering)을 수행하여 상기 제2IPCC(60-2)로부터 수신되는 HDLC 프레임이 자신의 것임을 확인하고 DMA로 상기 제2프로세서 디바이스 내에 구비되어 있는 메모리에 전송하며, 전송이 완료되면 상기 제2프로세서 디바이스 내에 구비되어 있는 CPU에게 인터럽트를 발생시켜 준다.Accordingly, the data processor of the IPCC included in the second processor device, which is the receiver, performs address filtering to confirm that the HDLC frame received from the second IPCC 60-2 is its own, and then to the DMA. It transmits to a memory provided in the 2 processor device, and when the transfer is completed, generates an interrupt to the CPU provided in the second processor device.
그리고, 상기 제2프로세서 디바이스의 CPU는 상기 제2프로세서 디바이스 내 IPCC의 데이터 프로세서의 수신 종료 인터럽트를 입력받아 상기 제2프로세서 디바이스의 메모리에 저장된 수신 프레임에 대한 처리 동작을 수행한다.The CPU of the second processor device receives a reception termination interrupt of the data processor of the IPCC in the second processor device and performs a processing operation on a received frame stored in a memory of the second processor device.
이 때, 상기 제1프로세서 디바이스가 상술한 바와 같은 동작 수행으로 다음의 프레임을 계속적으로 상기 제2프로세서 디바이스로 전송하고 있더라도, 프레임(TxD, RxD)의 신호선은 전이중 모드로 운용되므로 역방향, 즉 상기 제2프로세서 디바이스에서 상기 제1프로세서 디바이스로 프레임의 전송이 동시에 가능한데, 상기 제1프로세서 디바이스와 제2프로세서 디바이스 간의 통신에 한정된 것이 아니라 다른 프로세서 디바이스들 간에도 동시에 수행될 수 있다.At this time, even if the first processor device continuously transmits the next frame to the second processor device by performing the above-described operation, the signal lines of the frames TxD and RxD are operated in the full-duplex mode. The transfer of frames from the second processor device to the first processor device is possible at the same time, and is not limited to communication between the first processor device and the second processor device, but may also be performed simultaneously between other processor devices.
한편, 로컬 버스 중재부(50)에서는 다수 개의 IPCC(60-1 ~ 60-N) 내에 각각 구비되어 있는 데이터 프로세서와 CPU(30)가 로컬 버스의 점유 시에 버스 사용 중재를 수행하기 위한 제어부로서, 버스 오우버래핑 기능이 수행되도록 데이터 전송의 성능에 기초하여 설계되어진다.On the other hand, in the local bus arbitration unit 50, a data processor and a CPU 30 respectively provided in the plurality of IPCCs 60-1 to 60-N serve as a control unit for performing bus use arbitration when the local bus is occupied. It is designed based on the performance of the data transmission so that the bus overwrapping function is performed.
또다른 한편, 파워 온(Power On), 리셋(Reset) 등으로 본 발명의 실시예에 따른 중앙 집중식 고속 데이터 전송 장치가 재시동되는 경우, 상기 각 IPCC(60-1 ~ 60-N)에 접속되어 있는 각 프로세서 디바이스의 HDLC 상의 어드레스를 확인하여 상기 메모리(30)에 저장할 필요가 있는데, 이것은 상기 CPU(30)에서 경로 설정 시에사용하기 위한 것으로 각 프로세서 디바이스로부터 수신되는 각 프레임의 HDLC 어드레스와 송신자를 매핑(Mapping)하기 위한 것이다.On the other hand, when the centralized high-speed data transmission apparatus according to the embodiment of the present invention is restarted by Power On, Reset, etc., it is connected to each of the IPCCs 60-1 to 60-N. It is necessary to identify the address on the HDLC of each processor device in the memory 30 and store it in the memory 30, which is used for the path setting in the CPU 30, and the HDLC address and the sender of each frame received from each processor device. It is for mapping.
또한, 각 프로세서 디바이스와 물리적으로 접속되는 IPC 케이블이 탈장되는 경우에 링크 신호(LINK)가 니게이트되고 해당 IPC 케이블이 실장되어 있는 경우에는 해당 링크 신호(LINK)가 어서트(Assert)되며, 해당 IPC 케이블이 탈장되었다가 실장되는 경우에는 해당 IPC 케이블에 연결되어 있는 프로세서 디바이스의 HDLC 어드레스를 상기 메모리(30)에 갱신해 준다. 그리고, 서로 간의 통신 메시지를 정의하여 임의로 각 프로세서 디바이스의 HDLC 어드레스를 상기 메모리(30)에 갱신해 줄 수도 있다.In addition, when the IPC cable physically connected to each processor device is detached, the link signal LINK is negated and the corresponding link signal LINK is asserted when the corresponding IPC cable is mounted. When the IPC cable is mounted and then mounted, the HDLC address of the processor device connected to the IPC cable is updated in the memory 30. In addition, a communication message between each other may be defined to update the memory 30 with the HDLC address of each processor device.
또한, 상기 각 IPCC(60-1 ~ 60-N)가 각 프로세서 디바이스와 일대일로 연결되어 있으므로 신호의 종단 방법이 간단하여 좋은 신호 특성이 유지되며, 고속의 프레임 전송 시에도 신호의 왜곡으로 인한 프레임 유실을 감소할 수 있다.In addition, since each of the IPCCs 60-1 to 60-N is connected one-to-one with each processor device, the signal termination method is simple and good signal characteristics are maintained. Can reduce the loss.
상술한 바와 같은 동작 수행으로, 본 발명의 실시예에 따른 중앙 집중식 고속 데이터 전송 장치는 일종의 HDLC 프레임의 라우터(Router)이므로 HDLC 프로토콜로 통신하는 시스템에서 프로세서 디바이스 사이의 통신 및 시스템 간의 통신에 유용하게 활용할 수 있으며, 최근 50(Mbps)의 전송 속도를 가지는 RS485 사양의 IC(Integrated Circuit)가 생산되면서 간단한 제어로 고속의 데이터 전송이 가능하며, 종래의 가장 큰 문제점인 속도 문제를 개선하고 전송로 상의 신호 품질을 향상시킬 수 있다.By performing the operation as described above, since the centralized high speed data transmission apparatus according to the embodiment of the present invention is a router of a kind of HDLC frame, it is useful for communication between processor devices and communication between systems in a system communicating with an HDLC protocol. In recent years, RS485 specification IC (Integrated Circuit) with a transmission speed of 50 (Mbps) has been produced, enabling high-speed data transmission with simple control, and improving the speed problem, which is the biggest problem in the past, Signal quality can be improved.
또한, 다수 개의 프로세서 디바이스를 각각 구비하는 시스템 간의 연동 시, 종래의 구조에서는 다중 접점의 수가 배가 되어 신호의 품질을 더욱 악화시켜 데이터의 유실을 초래하여 재전송 메커니즘(Mechanism)의 수행으로 속도가 더욱 느려졌으나, 본 발명의 실시예에 따른 중앙 집중식 고속 데이터 전송 장치는 내부에 구비되어 있는 여분의 한 IPC 접속부를 다른 시스템 내 중앙 집중식 고속 데이터 전송 장치의 임의의 IPC 접속부에 연결하여 사용하면 시스템 연동이 가능하고 큰 전송 밴드폭(Bandwidth)으로 프레임을 고속으로 라우팅하므로 시스템의 성능 향상 및 신호의 품질도 개선할 수 있다.In addition, when interworking between systems each having a plurality of processor devices, the conventional structure doubles the number of multi-contacts, worsening the signal quality, resulting in loss of data, and thus slowing down the execution of retransmission mechanisms. However, the centralized high speed data transmission apparatus according to an embodiment of the present invention can be linked to a system by connecting an extra IPC connection provided therein to an arbitrary IPC connection of the centralized high speed data transmission apparatus in another system. In addition, routing frames at high speeds with large transmission bandwidths can improve system performance and signal quality.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990036694A KR100324281B1 (en) | 1999-08-31 | 1999-08-31 | Centralized High Speed Data Processing Module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990036694A KR100324281B1 (en) | 1999-08-31 | 1999-08-31 | Centralized High Speed Data Processing Module |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010020010A KR20010020010A (en) | 2001-03-15 |
| KR100324281B1 true KR100324281B1 (en) | 2002-02-25 |
Family
ID=19609516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990036694A KR100324281B1 (en) | 1999-08-31 | 1999-08-31 | Centralized High Speed Data Processing Module |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100324281B1 (en) |
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|---|---|
| KR20010020010A (en) | 2001-03-15 |
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