KR100321729B1

KR100321729B1 - Interface for synchronous semiconductor memories

Info

Publication number: KR100321729B1
Application number: KR1020010014087A
Authority: KR
Inventors: 최주선
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2001-03-19
Filing date: 2001-03-19
Publication date: 2002-01-26
Also published as: KR20010073174A

Abstract

본원 발명은 메모리 회로의 전체 속도 및 대역폭을 개선시키는 동기 메모리 장치를 위한 다양한 기술 및 새로운 구조를 제공한다. 일실시예에 있어서, 두 독립적인 클럭 핀이 데이터 윈도우 및 메모리 대역폭을 개선시키기 위해 제공된다. 다른 실시예들은 메모리 장치가 잡음 및 크로스-토크에 영향을 적게 받도록 하는 동기 메모리의 핀-아웃 구조를 제공하고, 메모리 시스템에서 데이터를 좀 더 융통성있게 처리하기 위해 바이트-제어가능 구조를 제공한다.The present invention provides various techniques and new structures for synchronous memory devices that improve the overall speed and bandwidth of a memory circuit. In one embodiment, two independent clock pins are provided to improve the data window and memory bandwidth. Other embodiments provide a pin-out structure of a synchronous memory that makes the memory device less susceptible to noise and cross-talk, and provides a byte-controllable structure for more flexible processing of data in the memory system.

Description

INTERFACE FOR SYNCHRONOUS SEMICONDUCTOR MEMORIES}

본 발명은 반도체 메모리, 특히 동기 반도체 메모리를 위한 개선된 인터페이스 및 핀-아웃에 관한 것이다.The present invention relates to an improved interface and pin-out for semiconductor memories, in particular synchronous semiconductor memories.

다이내믹 랜덤 억세스 메모리(DRAM)와 같은 메모리 회로의 속도를 개선하기 위해, 시스템 클럭에 응답하여 동작하는 차세대 메모리 회로가 개발되어왔다. 시스템 클럭은 메모리 회로가 연관 제어기와 동기하여 동작할 수 있도록 한다. 따라서, 판독 및 기록 동작은 시스템 클럭의 어느 한 에지, 통상적으로 상승 에지(rising edge)에 동기된다. 도1을 참조하면, 단일 클럭 동기 메모리 장치(100)를 이용하는 종래 시스템의 간략도가 도시되어 있다. 고유 미분 클럭 발생기(102)는 클럭 신호(CLK)를 발생시켜서 메모리 장치(100)에 제공한다. 현존하는 시스템에 있어서, 고유 미분 클럭 발생기(102)는 통상적으로 시스템의 다양한 동작을 유발하는 클럭 신호(CLK)의 상승 에지 타이밍만을 보증할 것이 요구된다. 50% 듀티 사이클(dutycycle)을 갖지 않는 클럭 신호를 발생시키는 클럭 신호(CLK)의 하강 에지에는 15% 내지 30%의 변동이 있다. 이것은 모든 시스템 활동이 클럭 신호(CLK)의 상승 에지에 동기되므로 허용가능하다. 도2는 종래 기술에 따른 단일 클럭 메모리 장치의 판독 동작을 도시한 타이밍도이다. 도시된 바와 같이, 자신의 타이밍에서 변동을 나타내는 하강 에지가 완전히 무시되는 반면에, 판독 명령 및 데이터 출력은 모두 CLK 신호의 상승 에지에서 발생한다. 따라서, 예를 들어, 10 ns 주기를 갖는 소정의 CLK 신호가 주어진다면, 하강 에지에서의 15% 변동은 데이터 처리를 위해서 약 3.5 ns 윈도우만을 남겨둔다.In order to improve the speed of memory circuits such as dynamic random access memory (DRAM), next-generation memory circuits that operate in response to the system clock have been developed. The system clock allows the memory circuit to operate in synchronization with the associated controller. Thus, read and write operations are synchronized to either edge of the system clock, typically the rising edge. Referring to Figure 1, a simplified diagram of a conventional system using a single clock synchronous memory device 100 is shown. The unique differential clock generator 102 generates a clock signal CLK and provides it to the memory device 100. In existing systems, the unique differential clock generator 102 is typically required to ensure only the rising edge timing of the clock signal CLK, which causes various operations of the system. There is a 15% to 30% variation in the falling edge of the clock signal CLK that generates a clock signal that does not have a 50% duty cycle. This is acceptable since all system activity is synchronized to the rising edge of the clock signal CLK. 2 is a timing diagram showing a read operation of a single clock memory device according to the prior art. As shown, the falling edge that represents the variation in its timing is completely ignored, while the read command and data output both occur on the rising edge of the CLK signal. Thus, for example, given a predetermined CLK signal with a 10 ns period, a 15% variation on the falling edge leaves only about 3.5 ns windows for data processing.

메모리의 동기 동작은 파이프라이닝(pipelining)과 같은 회로 기술의 사용을 허용함으로써 메모리 회로의 속도 및 대역을 개선시켰다. 그러나, 연관 DRAM보다 훨씬 빠르게 동작하는 소정의 현재 마이크로프로세서들이 주어진다면, 큰 대역폭을 갖는 빠른 메모리 칩이 요구된다.Synchronous operation of the memory has improved the speed and bandwidth of the memory circuit by allowing the use of circuit techniques such as pipelining. However, given certain current microprocessors that operate much faster than the associated DRAM, a fast memory chip with a large bandwidth is needed.

따라서, 본 발명은 메모리 회로의 전체 속도 및 대역폭을 개선시키는 동기 메모리를 클럭킹(clocking)시키기 위한 다양한 기술 및 새로운 구조를 제공한다. 일실시예에 있어서, 본 발명은 상보적인 두 클럭 신호를 수신하고 두 클럭 신호에 응답하여 동작하는 동기 메모리 회로를 제공한다. 서로 반대인 상보적인 두 클럭 신호를 수신하는 두 클럭 핀의 제공은 데이터를 처리하기 위한 메모리 회로에 대한 넓은 시간 윈도우 및 연관 제어기를 생성하여 데이터 대역폭 및 신호 강도를 증가시킨다.Accordingly, the present invention provides a variety of techniques and novel structures for clocking synchronous memory that improves the overall speed and bandwidth of the memory circuit. In one embodiment, the present invention provides a synchronous memory circuit that receives two complementary clock signals and operates in response to the two clock signals. Providing two clock pins that receive two complementary clock signals opposite to each other creates a wide time window and associated controller for the memory circuit to process the data, thereby increasing the data bandwidth and signal strength.

본 발명의 다른 측면은 동기 메모리 회로를 위한 패키지 핀-아웃을 수정하여 클럭 신호를 수신하는 핀과 같은 데이터 스트로브 핀(data strobe pin)을 잡음이 있는 핀(noisy pin)으로부터 멀리 떨어뜨려 데이터 핀(data pin)에 가깝게 이동시킨다. 더욱이 본 발명은 바이트-제어가능 데이터 스트로브 구조를 제공한다. 본 실시예에 따라, 메모리 회로는 단일 데이터 스트로브 신호 대신에 각각이 선택된 서브 그룹의 데이터 터미널 전용인 둘 이상의 스트로브 신호를 수신한다.Another aspect of the invention is to modify a package pin-out for a synchronous memory circuit so that a data strobe pin, such as a pin that receives a clock signal, is moved away from the noisy pin. data pin). Moreover, the present invention provides a byte-controllable data strobe structure. According to this embodiment, the memory circuit receives two or more strobe signals each dedicated to the data terminal of the selected subgroup instead of a single data strobe signal.

도1은 단일 클럭 동기 메모리 장치를 이용하는 종래 기술에 따른 시스템의 간략도.1 is a simplified diagram of a system according to the prior art using a single clock synchronous memory device.

도2는 종래 기술에 따른 단일 클럭 동기 메모리 장치의 판독 동작을 도시한 타이밍도.Fig. 2 is a timing diagram showing a read operation of the single clock synchronous memory device according to the prior art.

도3은 본 발명에 따른 동기 메모리 장치를 이용한 시스템의 블록도.3 is a block diagram of a system using a synchronous memory device according to the present invention;

도4는 판독 모드에서 본 발명에 따른 이중 클럭 동기 메모리 회로의 동작을 도시한 타이밍도.Fig. 4 is a timing diagram showing the operation of the dual clock synchronous memory circuit according to the present invention in the read mode.

도5a 및 5b는 종래 기술에 따른 동기 메모리 장치를 위한 패키지 핀-아웃 및 본 발명에 따른 동기 메모리 장치를 위한 패키지 핀-아웃의 예시적인 실시예를 도시한 도면.5A and 5B illustrate an exemplary embodiment of a package pin-out for a synchronous memory device according to the prior art and a package pin-out for a synchronous memory device according to the present invention.

도6은 본 발명에 따른 동기 메모리 장치를 위한 패키지 핀-아웃의 다른 예시적인 실시예를 도시한 도면.Figure 6 illustrates another exemplary embodiment of a package pin-out for a synchronous memory device in accordance with the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31: 어드레스/제어 로직 32: 기록 제어 로직31: address / control logic 32: write control logic

33: 판독 제어 로직 34: 데이터 스트로브 스티어링 회로33: readout control logic 34: data strobe steering circuit

35: DQM 제어 로직 300: 고유 미분 클럭 발생기35: DQM control logic 300: unique differential clock generator

302: 제어기 304: 동기 메모리 장치302: controller 304: synchronous memory device

306: 내부 클럭 회로306: internal clock circuit

따라서, 일실시에에 있어서, 본 발명은 제1 주기 클럭 신호를 수신하기 위해 결합된 제1 클럭 터미널; 제2 주기 클럭 신호를 수신하기 위해 결합된 제2 클럭 터미널; 상기 제1 클럭 터미널에 결합되되, 상기 제1 주기 클럭 신호의 한 에지에서 제1 협대역 펄스(narrow pulse)를 발생시키기 위한 제1 클럭 회로; 및 상기 제2 클럭 터미널에 결합되되, 상기 제2 주기 클럭 신호의 한 에지에서 제2 협대역 펄스를 발생시키기 위한 제2 클럭 회로를 포함하되, 동작의 판독 또는 기록 모드동안에, 각각의 상기 제1 및 상기 제2 협대역 펄스는 메모리 데이터의 각 비트의 처리를 유발하는 반도체 메모리 장치를 제공한다. 좀 더 특정한 실시예에 있어서, 상기 제1 주기 클럭 신호 및 상기 제2 주기 클럭 신호는 서로 상보적이다. 더욱이, 상기 제1 클럭 회로는 상기 제1 클럭 신호의 상승 에지에서 상기 제1 협대역 펄스를 발생시키고, 상기 제2 클럭 회로는 상기 제2 클럭 신호의 상승 에지에서 상기 제2 협대역펄스를 발생시킨다.Thus, in one embodiment, the present invention provides an electronic device comprising: a first clock terminal coupled to receive a first periodic clock signal; A second clock terminal coupled to receive a second periodic clock signal; A first clock circuit coupled to the first clock terminal for generating a first narrowband pulse at one edge of the first periodic clock signal; And a second clock circuit coupled to the second clock terminal for generating a second narrowband pulse at one edge of the second periodic clock signal, wherein during the read or write mode of operation, each of the first And the second narrowband pulses cause processing of each bit of memory data. In a more particular embodiment, the first periodic clock signal and the second periodic clock signal are complementary to each other. Furthermore, the first clock circuit generates the first narrowband pulse on the rising edge of the first clock signal, and the second clock circuit generates the second narrowband pulse on the rising edge of the second clock signal. Let's do it.

본 발명의 다른 실시예에 있어서, 본 발명은 외부 회로와의 인터페이스에 적용되는 다수의 외부 핀을 포함하는 반도체 메모리 장치를 제공하고, 상기 다수의 외부 핀들은 메모리 데이터를 운반하기 위해 결합된 다수의 데이터 핀, 클럭 신호를 운반하기 위해 결합된 클럭 핀, 데이터 스트로브 신호를 운반하기 위해 결합된 데이터 스트로브 핀 및 다수의 전원 핀을 포함하되, 상기 데이터 스트로브 핀은 클럭 핀에서 떨어져 데이터 핀 근처에 놓여진다. 좀 더 특정한 실시예에 있어서, 데이터 스트로브 핀은 전원 핀과 데이터 핀 사이에 바로 놓여진다.In another embodiment of the present invention, the present invention provides a semiconductor memory device including a plurality of external pins applied to an interface with an external circuit, the plurality of external pins being coupled to carry memory data. A data pin, a clock pin coupled to carry a clock signal, a data strobe pin coupled to carry a data strobe signal, and a plurality of power pins, wherein the data strobe pin is positioned near the data pin away from the clock pin. . In a more specific embodiment, the data strobe pin is placed directly between the power pin and the data pin.

또다른 실시예에 있어서, 본 발명은 메모리 데이터를 운반하기 위해 결합되고 제1 그룹 및 제2 그룹으로 분할되는 다수의 데이터 핀, 상기 제1 그룹의 데이터 핀상의 메모리 데이터가 스트로브되는 것에 응답하여 제1 데이터 스트로브 신호를 운반하기 위해 결합된 제1 데이터 스트로브 핀, 및 상기 제2 그룹의 데이터 핀상의 메모리 데이터가 스트로브되는 것에 응답하여 제2 데이터 스트로브 신호를 운반하기 위해 결합된 제2 데이터 스트로브 핀을 포함하는 반도체 메모리 장치를 제공한다.In another embodiment, the present invention provides a plurality of data pins coupled to carry memory data and divided into a first group and a second group, the memory data on the first group of data pins being strobe in response to being strobe. A first data strobe pin coupled to carry a first data strobe signal, and a second data strobe pin coupled to carry a second data strobe signal in response to the memory data on the second group of data pins being strobe; A semiconductor memory device is provided.

SDRAM(Synchronous DRAM)과 같은 제1 세대의 동기 메모리 장치는 클럭킹 구조로 설명되는 도1에 도시된 것과 같은 시스템과 유사하게 동작한다. 차세대 동기 메모리 장치는 클럭 신호의 두 에지를 사용하여 데이터 속도가 2배가 되도록 한다. 소위 이중 데이터 속도(DDR) SDRAM은 프로세싱 메모리 데이터에서 클럭의 두 에지를 모두 사용함으로써 인식할 수 있을 정도의 속도 개선을 제공한다. 각각의 차세대 생산품과 하향 호환을 유지하기 위한 통상적으로 메모리 산업에서의 강력한 요구(demand)가 존재한다. 예를 들어, 통상적으로 DRAM 생산자 및 공급자는 보드상의 현존 소켓(socket)이 새로운 부분을 수신하도록 하기 위해 각각의 차세대 DRAM에 대해서 가능한한 패키지상에서 동일한 핀 위치를 유지하려는 경향이 있다. 이 방법은 경제적이고 명백한 장점을 제공하지만, 본 발명은 이 방법과는 다르게 DDR SDRAM과 같은 고속 클럭 메모리 장치들의 기능을 더욱 잘 제공하는 다른 구조를 제공한다.A first generation synchronous memory device, such as Synchronous DRAM (SDRAM), operates similarly to the system shown in FIG. 1, which is described by a clocking structure. Next-generation synchronous memory devices use two edges of the clock signal to double the data rate. So-called dual data rate (DDR) SDRAMs provide a noticeable speed improvement by using both edges of the clock in processing memory data. There is typically a strong demand in the memory industry to maintain downward compatibility with each next-generation product. For example, DRAM producers and suppliers typically tend to keep the same pin location in the package as much as possible for each next generation DRAM in order for existing sockets on the board to receive new portions. Although this method offers economical and obvious advantages, the present invention provides another structure which, unlike this method, provides better functionality of high speed clock memory devices such as DDR SDRAM.

도3을 참조하면, 본 발명의 일실시예에 따라 동기 메모리 장치를 이용하는 시스템의 블록도가 도시된다. 특히, 본 발명은 DDR SDRAM에 아주 적합하며 SDRAM과 관련되어 기술된다. 그러나, SDRAM의 사용은 설명만을 목적으로하는 것이며, 본 발명이 동기 그래픽 DRAM(SGRAM)과 같은 DDR SDRAM보다 메모리 장치에 적용할 수 있다는 것이 이해되어야만 한다. 도3의 시스템은 제어기(302)에 의해 공급되는 클럭 신호(CLOCK)로부터의 상보적인 클럭 신호(CLK, /CLK)를 발생시키는 고유 미분 클럭 발생기(300)를 포함한다. 신호들(CLK, /CLK)은 동기 메모리 장치(302)의 두 입력 터미널을 연결한다. 동기 메모리 장치(304)내의 내부 클럭 회로(306)는 예를 들어, 신호들(CLK, /CLK)의 에지들중 상승 에지에서 협대역 펄스(narrow pulse)를 발생시킨다. 결과 신호(EVEN_P, ODD_P)는 우수 및 기수 메모리 코어 회로를 각각 동작시킨다.3, a block diagram of a system using a synchronous memory device in accordance with an embodiment of the present invention is shown. In particular, the present invention is well suited for DDR SDRAM and is described in relation to SDRAM. However, the use of SDRAM is for illustrative purposes only, and it should be understood that the present invention is applicable to memory devices rather than DDR SDRAM, such as synchronous graphics DRAM (SGRAM). The system of FIG. 3 includes a unique differential clock generator 300 that generates complementary clock signals CLK, / CLK from clock signal CLOCK supplied by controller 302. The signals CLK and / CLK connect two input terminals of the synchronous memory device 302. The internal clock circuit 306 in the synchronous memory device 304 generates, for example, a narrowband pulse at the rising edge of the edges of the signals CLK and / CLK. The resulting signals EVEN_P and ODD_P operate the even and odd memory core circuits respectively.

동기 메모리 장치(304)와 제어기(302) 사이의 인터페이스는 제어기(302) 내부의 어드레스/제어 로직 유니트(31)에 의해 발생되는 메모리 어드레스 및 제어 정보를 운반하는 어드레스/제어 버스(308)를 포함한다. 양방향 데이터 버스(DQ)(310)는 제어기(302) 내부의 동기 메모리 장치(304)와 기록 및 판독 제어 로직(32, 33) 사이의 메모리 데이터를 운반한다. 데이터 스트로브 버스(DQS)(312)는 동기 메모리 장치(304)로부터 제어기 내부의 데이터 스트로브 스티어링 회로(data strobe steering circuit)(34)로 데이터 스트로브 신호(DQS)를 운반한다. 데이터 마스크 버스(data mask bus)(DQM)(314)는 제어기(302)내부의 DQM 제어 로직(35)으로부터 SDRAM (306)으로의 데이터 마스크 정보(DQM)를 운반한다.The interface between the synchronous memory device 304 and the controller 302 includes an address / control bus 308 that carries memory address and control information generated by the address / control logic unit 31 inside the controller 302. do. The bidirectional data bus (DQ) 310 carries memory data between the synchronous memory device 304 within the controller 302 and the write and read control logic 32, 33. The data strobe bus (DQS) 312 carries the data strobe signal DQS from the synchronous memory device 304 to the data strobe steering circuit 34 inside the controller. A data mask bus (DQM) 314 carries data mask information (DQM) from the DQM control logic 35 within the controller 302 to the SDRAM 306.

도4는 판독 모드에서 레이턴시(latency) 2를 갖는 동기 메모리 장치의 동작을 설명하는 타이밍도이다. 협대역 펄스들(EVEN_P, ODD_P)은 CLK 및 /CLK의 상승 에지에서 각각 발생된다. 판독 명령은 CLK의 상승 에지에서 발생되고, CLK 및 /CLK 신호들 모두의 각 상승 에지에서 출력되는 데이터보다 두 클럭 사이클 늦은(즉, 레이턴시=2) 판독 데이터가 발생된다. 고유 미분 클럭 발생기(300)는 상승 에지에서 최소 지터를 각각 나타내는 신호들(CLK, /CLK)을 발생시킨다. 예를 들어, CLK 및 /CLK의 상승 에지에서의 제한된 5% 변동 및 10ns 클럭 주기를 가지면, 4.5ns만큼 큰 데이터 윈도우(window)가 메모리 및 제어기에 사용할 수 있게 된다. 따라서, 본 발명은 데이터 윈도우를 증가시키고 데이터를 처리하는 제어기 및 메모리에 많은 시간을 제공한다. 이것은 회로를 설계하기 쉽게 하고 신호 강도를 개선시킨다. 큰 데이터 윈도우는 예를 들어, 오버슈트(overshoot) 및 언더슈트(undershoot) 조건에 의해 발생되는 잡음의 영향을 감소시키므로, 신호 강도는 개선된다.4 is a timing diagram illustrating an operation of a synchronous memory device having latency 2 in a read mode. Narrowband pulses EVEN_P, ODD_P are generated on the rising edges of CLK and / CLK, respectively. The read command is generated on the rising edge of CLK, and the read data is generated two clock cycles later (i.e. latency = 2) than the data output on each rising edge of both the CLK and / CLK signals. The intrinsic differential clock generator 300 generates signals CLK and / CLK, each representing minimum jitter at the rising edge. For example, with a limited 5% variation and 10 ns clock period on the rising edges of CLK and / CLK, a data window as large as 4.5 ns is available to the memory and controller. Thus, the present invention increases the data window and provides a lot of time for the controller and memory for processing the data. This makes the circuit easier to design and improves signal strength. The large data window reduces the effects of noise caused by, for example, overshoot and undershoot conditions, so that signal strength is improved.

도3의 메모리 장치(304)는 외부 클럭 신호들(CLK, /CLK)을 수신하기 위해 두클럭 핀을 필요로 한다. 상기한 바와 같이, 두 클럭 핀을 필요로 한다는 점에서 하나의 클럭 핀을 갖는 현세대 SDRAM과 하향(downward) 호환성을 유지하는 종래 기술의 방법과는 다르다. 도5a는 하향 호환가능하고 오직 하나의 클럭 핀(38)을 요구하는 종래의 SDRAM을 도시한다. 도5b는 CLK(핀(40)에서) 및 /CLK(핀(41)에서)를 수신하기 위해 두 클럭 핀을 포함하는 본 발명에 따른 58핀 SDRAM 패키지의 예시적인 실시예이다. 본 발명에 따른 SDRAM은 하향 호환이 불가능하며, 데이터 처리량 및 대역폭을 증가시키고, 신호 강도를 개선시키며 디자인을 용이하게 한다.The memory device 304 of FIG. 3 needs two clock pins to receive external clock signals CLK and / CLK. As mentioned above, it differs from the prior art method of maintaining downward compatibility with current generation SDRAM having one clock pin in that it requires two clock pins. 5A shows a conventional SDRAM that is down compatible and requires only one clock pin 38. 5B is an exemplary embodiment of a 58-pin SDRAM package according to the present invention that includes two clock pins for receiving CLK (at pin 40) and / CLK (at pin 41). The SDRAM according to the present invention is not backwards compatible, increasing data throughput and bandwidth, improving signal strength and facilitating design.

종래의 핀-아웃 구조를 개선한 본 발명의 다른 실시예는 데이터 스트로브 신호(DQS)에 관한 것이다. 차세대 SDRAM은 판독 및 기록 동작동안의 데이터 정렬을 목적으로 데이터 스트로브 신호를 도입하였다. 이것은 동시에 판독 데이터가 전이되고 기록 데이터가 스트로브 인(strobe in)되도록하는 데이터 스트로브 핀(DQS)을 부가하였다. 도5a를 다시 참조하면, 종래 기술은 클럭 관련 신호 CLK(핀38) 및 CKE(핀37)와 가까운 핀36에서의 QS에 있다. 이 배열은 많은 단점을 포함한다. 본래, 높은 주파수 클럭 신호는 이웃 환경에 상당한 잡음을 삽입하고, 반대로 DQS 신호의 품질에 영향을 준다. 데이터 핀으로부터 멀리 떨어져 있으면, 판독 또는 기록 데이터의 타이밍과 관련된 DQS 전이 타이밍에서 포텐셜 스큐(potential skew)를 야기한다. 출력 데이터가 전이되는 시간과 정확히 동일한 시간에 DQS가 야기(toggle)되는 것은 아주 중요하다. 따라서, 그런 스큐는 바람직하지 않다. 더욱이, (예를 들어, 시스템 보드상에서) DQS 및 데이터 핀들은 통상적으로 그룹으로 함께 외부로 버스(bus)된다. 데이터 핀과 DQS 사이에 클럭 핀(또는 다른 핀들)을 포함하고 있으면, 종종 보드상에 서로 교차해야만 하는 버스를 생성한다. 이것은 바람직하지 않은 크로스토크 잡음(crosstalk noise)의 가능성을 증가시킨다. 이러한 단점을 모두 제거하기 위해, 본 발명은 데이터 스트로브(DQS) 핀을 잡음이 있는 클럭 관련 핀으로부터 멀리 떨어뜨려서 데이터 핀 근처에 위치시킨다. 도5b에 도시된 예시적인 실시예에 있어서, DQS (핀45)는 VSS (핀44)와 DQ8(핀46) 사이에 위치된다. /CLK 및 CLK (핀 40, 41)는 DQS (핀 45)과 DQ8(핀46) 사이에 놓이지 않도록 위치되며, DQS (핀 45)는 데이터 마스크(UDQM) (핀 42) 보다 /CLK 및 CLK (핀 40, 41)으로부터 멀리 이격되어 위치된다. 하향 호환성을 유지하는 종래 기술과는 다르지만, 결과는 DQS 신호의 강도를 상당히 개선한다.Another embodiment of the present invention which improves on the conventional pin-out structure relates to a data strobe signal (DQS). Next-generation SDRAMs have introduced data strobe signals for data alignment during read and write operations. This simultaneously added a data strobe pin (DQS) that would allow read data to be transitioned and write data strobe in. Referring again to FIG. 5A, the prior art is in QS at pin 36, close to clock related signals CLK (pin 38) and CKE (pin 37). This arrangement has many drawbacks. Inherently, high frequency clock signals introduce significant noise into the neighboring environment, and conversely affect the quality of the DQS signal. Far away from the data pins causes potential skew in the DQS transition timing associated with the timing of the read or write data. It is very important that DQS be toggled at exactly the same time that the output data transitions. Thus, such skew is undesirable. Moreover, the DQS and data pins (eg, on a system board) are typically bused out together in groups. Including a clock pin (or other pins) between the data pin and the DQS often creates a bus that must cross each other on the board. This increases the likelihood of undesirable crosstalk noise. To eliminate all of these drawbacks, the present invention places the data strobe (DQS) pin away from the noisy clock associated pin and located near the data pin. In the exemplary embodiment shown in FIG. 5B, DQS (pin 45) is located between VSS (pin 44) and DQ8 (pin 46). / CLK and CLK (pins 40 and 41) are positioned so that they do not lie between DQS (pin 45) and DQ8 (pin 46), and DQS (pin 45) is better than / CLK and CLK (pin 42) than the data mask (UDQM) (pin 42). And are spaced apart from pins 40 and 41. Unlike the prior art, which maintains downward compatibility, the result significantly improves the strength of the DQS signal.

동기 메모리의 성능을 개선시키는 본 발명의 또다른 측면은 하나 이상의 데이터 스트로브 신호를 사용하는 것이다. 도6을 참조하면, 본 발명에 따라 66핀 동기 메모리 장치를 위한 패키지 핀-아웃의 다른 예시적인 실시예가 도시되어있다. 또한 핀-아웃은 두 클럭 핀(CLK(핀45), /CLK(핀46))을 포함하지만, 단일 데이터 스트로브 핀(DSQ) 대신에 별도의 두 데이터 스트로브 핀(UQS(핀51), LQS(핀16))을 제공한다. 이 실시예는 두 바이트의 데이터에 대해서 별도의 스트로브 신호를 제공한다. 즉, 상위 바이트 데이터(DQ8 내지 DQ15)는 상위 스트로브 신호(UQS)에 의해 제어되고, 하위 바이트 데이터(DQ0 내지 DQ7)는 하위 스트로브 신호(LQS)에 의해 제어된다. 이 배열은 데이터 입력을 처리할 수 있는 넓은 데이터 버스, 예를 들어, 8비트폭 바이트를 갖는 메모리 시스템에서 유리하다. 즉, 소정의 메모리 시스템에 있어서, 데이터 버스는 다른 시간에 유효한 개별적인 바이트를 운반한다. 따라서, 시스템이 데이터 버스상의 여러 바이트 데이터를 따로따로 처리하도록 하는 것이 바람직하다. 단일 DQS 신호는 단일 그룹 데이터를 동시에 처리하도록 하고, 두 DQS신호들은 두 바이트 데이터를 동시에 처리하도록 한다. 이 방식으로, 본 발명은 바이트-제어 데이터 스트로브 구조(scheme)를 제공한다.Another aspect of the invention that improves the performance of synchronous memory is to use one or more data strobe signals. 6, another exemplary embodiment of a package pin-out for a 66-pin synchronous memory device in accordance with the present invention is shown. The pin-out also includes two clock pins (CLK (pin 45) and / CLK (pin 46)), but instead of a single data strobe pin (DSQ), two separate data strobe pins (UQS (pin 51), LQS ( Pin 16). This embodiment provides a separate strobe signal for two bytes of data. That is, the upper byte data DQ8 to DQ15 are controlled by the upper strobe signal UQS, and the lower byte data DQ0 to DQ7 are controlled by the lower strobe signal LQS. This arrangement is advantageous in memory systems with a wide data bus, for example 8-bit wide bytes, capable of handling data input. That is, in some memory systems, the data bus carries individual bytes that are valid at different times. Therefore, it is desirable to have the system process several bytes of data on the data bus separately. A single DQS signal allows processing of a single group of data at the same time and two DQS signals processing two bytes of data at the same time. In this way, the present invention provides a byte-controlled data strobe scheme.

도6에 도시된 본 발명의 예시적인 실시예에 따라, 동기 메모리 장치는 두 데이터 스트로브 핀(UQS, LQS)으로 동작한다. 두 데이터 스트로브 핀(16, 51)은 잡음이 있는 클럭 핀에서 떨어져 데이터 핀에 가까이 놓여지는 것이 바람직하다. 도6의 실시예에 있어서, UQS가 전원 핀(VSSQ 핀52)과 비연결(no-connect) 핀(핀50)사이에 있는 핀51에 할당되면, LQS가 전원 핀(VDDQ 핀15)과 비연결 핀(핀17) 사이에 있는 핀16에 할당된다. 클럭(/CLK, CLK) 핀 45, 46는 데이터 스트로브(UQS) 핀 51와 데이터(DQ8) 핀54 사이에 놓이지 않도록 위치되며, 데이터 스트로브(UQS) 핀 51는 데이터 마스크(UDM) 핀42 보다 클럭(/CLK, CLK) 핀 40, 41으로부터 멀리 이격되어 위치된다.본 실시예에 있어서, 데이터 스트로브 핀들은 클럭 핀에서 멀리 떨어져 데이터 핀 근처에 놓여지는 것이 바람직하다는 주목해야 한다. 본 발명에 개시된 것과 같은 바이트-제어가능성은 두 바이트 데이터를 독립적으로 제어하기 위한 두 데이터 스트로브 핀에 제한되지 않고, 응용 및 메모리 크기에 따라 다수의 데이터 스트로브 신호들이 큰 바이트 데이터를 독립적으로 처리하기 위해 제공될 수 있다는 것이 이해될 것이다. 더욱이, 별도의 데이터 스트로브 핀을 갖는 것은 데이터 배열의 정확도를 증가시키기 위해 상보적인 DQS 신호가 메모리 장치로 제공될 수 있는 실시예들을 허용한다. 상보적인 한 쌍의 DQS 신호들은 지터 효과 및 듀티 사이클 변동을 상당히 감소시키는 내부 스트로브 신호를 발생시키는 메모리 장치에 의해 내부적으로 사용될 수 있다. 그러나, 본 실시예는 한 쌍 이상의 데이터 스트로브 신호가 제공되지 않으면 바이트-제어가능성을 허용하지 않는다.According to the exemplary embodiment of the present invention shown in FIG. 6, the synchronous memory device operates with two data strobe pins UQS and LQS. The two data strobe pins 16, 51 are preferably placed close to the data pins away from the noisy clock pins. In the embodiment of Figure 6, if UQS is assigned to pin 51 between power supply pin (VSSQ pin 52) and no-connect pin (pin 50), then LQS is not connected to power supply pin (VDDQ pin 15). It is assigned to pin 16 between the connecting pins (pin 17). Clock (/ CLK, CLK) pins 45 and 46 are positioned so that they do not lie between data strobe (UQS) pin 51 and data (DQ8) pin 54, and data strobe (UQS) pin 51 is clocked over data mask (UDM) pin 42. (/ CLK, CLK) are located away from pins 40 and 41. It should be noted that in this embodiment, the data strobe pins are preferably placed near the data pins away from the clock pins. Byte-controllability as disclosed in the present invention is not limited to two data strobe pins for independently controlling two byte data, and depending on the application and memory size, multiple data strobe signals can be used to independently process large byte data. It will be appreciated that it may be provided. Moreover, having a separate data strobe pin allows embodiments in which complementary DQS signals can be provided to the memory device to increase the accuracy of the data arrangement. Complementary pairs of DQS signals can be used internally by a memory device that generates an internal strobe signal that significantly reduces jitter effects and duty cycle variations. However, this embodiment does not allow for byte-controllability unless more than one pair of data strobe signals are provided.

결론적으로, 본 발명은 동기 메모리 장치 및 시스템의 성능을 개선하기 위한 다양한 기술을 제공한다. 일실시예에 있어서, 두 클럭 핀을 제공하는 것은 데이터 윈도우 및 대역폭을 개선시키는데 도움을 준다. 다른 실시예는 메모리 장치가 잡음 및 크로스토크에 강하도록 만드는 핀-아웃 구조를 제공하고, 또다른 실시예에 있어서, 본 발명은 메모리 시스템에서 데이터를 처리하기 위한 바이트-제어가능 구조를 제공한다. 상기한 것이 본 발명의 바람직한 실시예의 완벽한 설명이지만, 여러 가지 치환, 변경 및 등가물을 사용할 수 있다. 따라서, 본 발명의 범위는 상기 설명이 아니라, 첨부된 청구항과 그들의 전체 범위의 등가물에 따라 결정되어야만 한다.In conclusion, the present invention provides various techniques for improving the performance of synchronous memory devices and systems. In one embodiment, providing two clock pins helps to improve the data window and bandwidth. Another embodiment provides a pin-out structure that makes the memory device resistant to noise and crosstalk, and in another embodiment, the present invention provides a byte-controllable structure for processing data in a memory system. While the foregoing is a complete description of the preferred embodiments of the present invention, various substitutions, changes, and equivalents may be used. Accordingly, the scope of the invention should be determined not by the foregoing description, but by equivalents of the appended claims and their full scope.

상기와 같은 본 발명은, 데이터 윈도우 및 대역폭을 개선시키고, 잡음 및 크로스토크에 강한 메모리를 제공하며, 바이트-제어가 가능하도록 하는 효과가 있다.The present invention as described above has the effect of improving the data window and bandwidth, providing a memory resistant to noise and crosstalk, and enabling byte-control.

Claims

A plurality of data pins coupled to carry memory data;

A plurality of address pins coupled to carry memory addresses;

A data mask pin for carrying a data mask signal;

Clock pins coupled to carry periodic clock signals, for synchronizing operation of the memory device; And

A first data strobe pin coupled to carry a first data strobe signal that aligns the read and write data in the read and write modes of operation, respectively,

The first data strobe pin is positioned so that the clock pin does not lie between the first data strobe pin and the data pin, and is located farther from the clock pin than the data mask pin.

A semiconductor memory device having a pin-out structure.

The method of claim 1,

The pin-out structure further includes a plurality of power supply pins, wherein the first data strobe pins are disposed adjacent to the power supply pins.

The method of claim 1,

The pin-out structure further includes a second data strobe pin coupled to carry a second data strobe signal.

The method of claim 3,

The first half of the plurality of data pins and the first data pin are placed on the first side of the device, the second half of the plurality of data pins and the second data strobe pin are placed on the second side of the device Semiconductor memory device.

The method of claim 4, wherein

And data on the first half data pin is strobe in response to the first data strobe signal, and data on the second half data pin is strobe in response to the second strobe signal.