KR100319641B1 - Circuit for generrating constant voltage - Google Patents

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Abstract

본 발명은 정전압 발생 회로에 관한 것으로, 종래 기술에 있어서 커런트 미러에 의해 유도된 일정한 전류에 따라 정전압을 생성하여 서브-오실레이터로 인가할 때 시스템리셋신호(RST_SYS)가 액티브되면 커런트 미러에서 유도된 정전압이 소정 레벨에 도달하는 데 시간 지연이 발생하고, 이로 인해 그 지연 시간 동안 서브-오실레이터를 구동하지 못하여 서브-클럭(Sub_OSC)의 출력 역시 지연 출력되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 커런트 미러에 의해 유도된 전류에 따라 1차정전압을 생성하고, 그 생성된 1차정전압을 소정 레벨로 증폭한 정전압을 출력하여 서브-오실레이터를 구동하는 정전압 발생 회로에 있어서, 시스템리셋신호를 반전하여 출력하는 인버터와; 상기 인버터에서 반전된 시스템리셋신호에 의해 도통제어되어 상기 커런트 미러의 초기 출력 레벨을 외부전압 레벨로 유지하는 제어용 피모스 트랜지스터를 더 포함하여 구성하는 장치를 제공하여, 커런트 미러에 의해 생성된 전류에 따라 정전압을 생성하여 서브-오실레이터로 인가하는 정전압 회로에 있어서, 최초에 시스템을 구동할 때 혹은 리셋할 때 발생하는 시스템리셋신호(RST_SYS)를 이용하여 초기 커런트 미러의 출력전원을 외부전압의 레벨로 유지하여 서브-오실레이터의 초기 구동에 소요되는 지연 시간을 단축함으로써, 시스템 전체적인 처리 속도를 향상하는 효과가 있다.The present invention relates to a constant voltage generating circuit. In the related art, when a system reset signal (RST_SYS) is activated when a constant voltage is generated according to a constant current induced by a current mirror and applied to a sub-oscillator, the constant voltage induced in a current mirror. There is a problem in that a time delay occurs to reach the predetermined level, which causes the sub-oscillator to not be driven during the delay time, so that the output of the sub-clock Sub_OSC is also delayed. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and generates a primary constant voltage according to the current induced by the current mirror, and outputs a constant voltage obtained by amplifying the generated primary constant voltage to a predetermined level. A constant voltage generation circuit for driving a sub-oscillator, comprising: an inverter for inverting and outputting a system reset signal; And a control PMOS transistor configured to be electrically controlled by a system reset signal inverted by the inverter to maintain the initial output level of the current mirror at an external voltage level, thereby providing a device configured to supply current generated by the current mirror. In this constant voltage circuit, a constant voltage is generated and applied to a sub-oscillator. The output current of the initial current mirror is set to an external voltage level using a system reset signal (RST_SYS) generated when the system is first driven or reset. By shortening the delay time required for the initial operation of the sub-oscillator, the system has an effect of improving the overall processing speed.

Description

정전압 발생 회로{CIRCUIT FOR GENERRATING CONSTANT VOLTAGE}Constant Voltage Generation Circuit {CIRCUIT FOR GENERRATING CONSTANT VOLTAGE}

본 발명은 정전압 발생 회로에 관한 것으로, 특히 커런트 미러(Current Mirror)에 의해 유도된 전류에 따라 정전압을 생성하여 서브-오실레이터(Sub-Oscillator)로 인가하는 정전압 회로에 있어서, 최초에 시스템을 구동할 때 혹은 리셋할 때 발생하는 시스템리셋신호(RST_SYS)를 이용하여 초기 커런트 미러의 출력전원을 외부전압의 레벨로 유지하여 서브-오실레이터의 초기 구동에 소요되는 지연 시간을 단축하는 정전압 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a constant voltage generating circuit, and more particularly, to a constant voltage circuit that generates a constant voltage according to a current induced by a current mirror and applies it to a sub-oscillator. The present invention relates to a constant voltage generating circuit which reduces the delay time required for initial driving of the sub-oscillator by maintaining the output current of the initial current mirror at the level of an external voltage using a system reset signal (RST_SYS) generated at the time of reset or reset. .

일반적으로, 엘씨디(LCD) 리모콘은 메인 클럭과 서브 클럭으로 나누어지는데, 서브 클럭은 내부회로의 서브-오실레이터를 통해 공급되어 엘씨디를 구동하는데 사용되며 상기 서브-오실레이터는 전원의 노이즈에 강한 정전압 발생 회로에 의해 구동된다.In general, an LCD remote controller is divided into a main clock and a sub clock. The sub clock is supplied through a sub-oscillator of an internal circuit to drive an LCD, and the sub-oscillator is a constant voltage generator circuit resistant to noise of a power supply. Driven by

도1은 종래 서브-오실레이터에서의 정전압 발생 회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 내부에 일정한 전류를 유도하여 1차정전압(VB)으로 출력하는 커런트 미러(Current Mirror)부(1)와; 상기 커런트 미러부(1)의 1차정전압(VB)을 소정 레벨로 증폭하여 정전압(VREG)으로 출력하는 증폭부(2)로 구성되며, 이와 같이 구성된 종래 장치의 동작을 설명한다.FIG. 1 is a circuit diagram showing a configuration of a constant voltage generator circuit in a conventional sub-oscillator. As shown in FIG. 1, a current mirror unit 1 which induces a constant current therein and outputs it as a primary constant voltage VB is shown in FIG. Wow; An amplifier unit 2 which amplifies the primary constant voltage VB of the current mirror unit 1 to a predetermined level and outputs it as a constant voltage VREG, will be described.

시스템리셋신호(RST-SYS)가 액티브되어 외부전압(VDD)이 인가된 후 노드(N1)의 전압이 엔모스 트랜지스터(NM1,NM2)의 임계전압에 도달할 때까지 외부전압(VDD)이 서서히 상승하면, 상기 엔모스 트랜지스터(NM1,NM2)가 먼저 도통된다.After the system reset signal RST-SYS is activated to apply the external voltage VDD, the external voltage VDD gradually increases until the voltage of the node N1 reaches the threshold voltages of the NMOS transistors NM1 and NM2. When rising, the NMOS transistors NM1 and NM2 conduct first.

그러면, 상기 엔모스 트랜지스터(NM2)의 드레인과 소스를 관통하는 전류가 상기 엔모스 트랜지스터(NM1)의 드레인과 소스로 동일하게 흐르게 되어 상기 두 엔모스 트랜지스터(NM1,NM2)는 커런트 미러(Current Mirror)의 역할을 하게 된다.Then, currents passing through the drain and the source of the NMOS transistor NM2 flow in the same way to the drain and the source of the NMOS transistor NM1, so that the two NMOS transistors NM1 and NM2 are current mirrors. ) Will become a role.

이때, 상기 엔모스 트랜지스터(NM1)의 도통에 의해 접지전압(GND)이 피모스 트랜지스터(PM1,PM2)의 게이트에 공통으로 인가되어 상기 각 피모스 트랜지스터(PM1,PM2)가 도통되는데, 상기 피모스 트랜지스터(PM1,PM2) 역시 커런트 미러로 동작하게 되므로 상기 엔모스 트랜지스터(NM1)를 관통하는 전류가 상기 피모스 트랜지스터 (PM1,PM2)에도 동일하게 흐른다.At this time, the ground voltage GND is commonly applied to the gates of the PMOS transistors PM1 and PM2 due to the conduction of the NMOS transistor NM1 to conduct the PMOS transistors PM1 and PM2. Since the MOS transistors PM1 and PM2 also operate as current mirrors, a current passing through the NMOS transistor NM1 flows in the same way to the PMOS transistors PM1 and PM2.

그러면, 노드(N1)의 전압은 도2의 (a)와 같이 소정 시간(30∼40ms) 동안 서서히 증가하여 1차정전압(VB)에 도달하게 된다.Then, the voltage of the node N1 gradually increases for a predetermined time (30 to 40 ms) as shown in FIG. 2A to reach the primary constant voltage VB.

그 다음, 증폭부(2)에서 상기 1차정전압(VB)을 게이트에 공통으로 입력받은 엔모스 트랜지스터(NM5,NM6)가 도통되면, 엔모스 트랜지스터(NM4)에 인가된 상기 1차정전압(VB)과 엔모스 트랜지스터(NM3)에 인가된 접지전압(GND)의 차에 따라 1차정전압(VB)이 소정 레벨로 증폭되어 정전압(VREG)으로 출력된다.Subsequently, when the NMOS transistors NM5 and NM6 having the common input of the primary constant voltage VB to the gate are turned on by the amplifier 2, the primary constant voltage VB applied to the NMOS transistor NM4 is applied. ) And the primary constant voltage VB are amplified to a predetermined level according to the difference between the ground voltage GND applied to the NMOS transistor NM3 and output as the constant voltage VREG.

여기서, 노드(N2)는 최초에 1차정전압(VB)이 인가됐을 때 도통된 엔모스 트랜지스터(NM4)에 의해 접지전압(GND)으로 된 후 피모스 트랜지스터(PM3,PM4)가 도통됨에 따라 외부전압(VDD)으로 다시 상승하며, 게이트가 상기 노드(N2)에 접속된 피모스 트랜지스터(PM5)가 도통되는 동안 커패시터(C1)는 충전되었다가 상기 노드(N2)의 전압이 외부전압(VDD)으로 되면 방전하게 된다.Here, the node N2 becomes the ground voltage GND by the energized NMOS transistor NM4 when the primary constant voltage VB is first applied, and then externally as the PMOS transistors PM3 and PM4 become conductive. The voltage rises again to the voltage VDD and the capacitor C1 is charged while the PMOS transistor PM5 whose gate is connected to the node N2 is turned on, and the voltage of the node N2 becomes the external voltage VDD. Discharged.

그러면, 상기 커패시터(C1)가 충전될 때 노드(N3)를 통해 정전압(VREG)이 출력되어 서브-오실레이터(미도시)에 공급되고, 이에 따라 상기 서브-오실레이터(미도시)가 발진하여 서브-클럭을 출력한다.Then, when the capacitor C1 is charged, the constant voltage VREG is output through the node N3 to be supplied to the sub-oscillator (not shown). Accordingly, the sub-oscillator (not shown) oscillates and the sub- Output the clock.

이때, 저항(R2,R3)은 상기 노드(N3)의 전압을 분압하여 엔모스 트랜지스터(NM3)를 도통함으로써, 1차정전압(VB)과 저항(R2)에 인가된 전압의 차에 의해 소정 레벨로 증폭된 정전압(VREG)이 출력되도록 하고, 커패시터(C2)는 출력되는 정전압(VREG)의 레벨을 유지하는 역할을 한다.At this time, the resistors R2 and R3 divide the voltage of the node N3 to conduct the NMOS transistor NM3, thereby providing a predetermined level due to the difference between the primary constant voltage VB and the voltage applied to the resistor R2. The amplified constant voltage VREG is output, and the capacitor C2 maintains the level of the output constant voltage VREG.

그러나, 상기에서와 같이 종래의 기술에 있어서 커런트 미러에 의해 유도된 일정한 전류에 따라 정전압을 생성하여 서브-오실레이터로 인가할 때 도2의 (b) 내지 (c)와 같이 시스템리셋신호(RST_SYS)가 액티브되면 커런트 미러에서 유도된 정전압이 소정 레벨에 도달하는 데 시간 지연이 발생하고, 이로 인해 그 지연 시간 동안 서브-오실레이터를 구동하지 못하여 서브-클럭(Sub_OSC)의 출력 역시 지연 출력되는 문제점이 있었다.However, when generating a constant voltage according to a constant current induced by the current mirror in the prior art as described above and applying it to the sub-oscillator, the system reset signal (RST_SYS) as shown in Figs. When is activated, a time delay occurs when the constant voltage induced in the current mirror reaches a predetermined level. As a result, the output of the sub-clock (Sub_OSC) is also delayed because the sub-oscillator cannot be driven during the delay time. .

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 커런트 미러에 의해 유도된 전류에 따라 정전압을 생성하여 서브-오실레이터로 인가하는 정전압 회로에 있어서, 최초에 시스템을 구동할 때 혹은 리셋할 때 발생하는 시스템리셋신호(RST_SYS)를 이용하여 초기 커런트 미러의 출력전원을 외부전압의 레벨로 유지하고, 이에 따라 서브-오실레이터의 초기 구동에 소요되는 지연 시간을 단축하도록 하는 정전압 발생 회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems. In the constant voltage circuit which generates a constant voltage according to the current induced by the current mirror and applies it to the sub-oscillator, when the system is initially driven, Alternatively, the constant voltage generating circuit maintains the output power of the initial current mirror at the level of the external voltage by using the system reset signal RST_SYS generated at the time of reset, thereby reducing the delay time required for the initial driving of the sub-oscillator. The purpose is to provide.

도1은 종래 서브-오실레이터에서의 정전압 발생 회로의 구성을 보인 회로도.1 is a circuit diagram showing the configuration of a constant voltage generating circuit in a conventional sub-oscillator.

도2는 도1에서, 각 신호의 파형을 보인 파형도.Figure 2 is a waveform diagram showing the waveform of each signal in Figure 1;

도3은 본 발명 정전압 발생 회로의 구성을 보인 회로도.Figure 3 is a circuit diagram showing the configuration of the constant voltage generation circuit of the present invention.

도4는 도3에서, 각 신호의 파형을 보인 파형도.Figure 4 is a waveform diagram showing the waveform of each signal in Figure 3;

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10 : 커런트 미러부 20 : 증폭부10: current mirror unit 20: amplifying unit

C1,C2 : 커패시터 CTPM : 제어용 피모스 트랜지스터C1, C2: Capacitor CTPM: Control PMOS transistor

INV : 인버터 NM1∼NM6 : 엔모스 트랜지스터INV: Inverter NM1 to NM6: NMOS transistor

PM1∼PM5 : 피모스 트랜지스터 R1∼R3 : 저항PM1-PM5: PMOS transistor R1-R3: resistance

이와 같은 목적을 달성하기 위한 본 발명은 커런트 미러에 의해 유도된 전류에 따라 1차정전압을 생성하고, 그 생성된 1차정전압을 소정 레벨로 증폭한 정전압을 출력하여 서브-오실레이터를 구동하는 정전압 발생 회로에 있어서, 시스템리셋신호를 반전하여 출력하는 인버터와; 상기 인버터에서 반전된 시스템리셋신호에 의해 도통제어되어 상기 커런트 미러의 초기 출력 레벨을 외부전압 레벨로 유지하는 제어용 피모스 트랜지스터를 더 포함하여 구성한 것을 특징으로 한다.In order to achieve the above object, the present invention generates a constant voltage according to a current induced by a current mirror, and generates a constant voltage for driving a sub-oscillator by outputting a constant voltage obtained by amplifying the generated primary constant voltage to a predetermined level. A circuit comprising: an inverter for inverting and outputting a system reset signal; And a control PMOS transistor that is electrically controlled by the system reset signal inverted by the inverter to maintain the initial output level of the current mirror at an external voltage level.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

도3은 본 발명 정전압 발생 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 내부에 일정한 전류를 유도하여 1차정전압(VB)으로 출력하는 커런트 미러(Current Mirror)부(10)와; 시스템리셋신호(RST_SYS)를 반전하여 출력하는 인버터(INV)와; 상기 인버터(INV)에서 반전된 시스템리셋신호(RST_SYS)에 의해 도통제어되어 상기 커런트 미러부(10)의 출력(VB)을 초기에 외부전압(VDD) 레벨로 유지하는 제어용 피모스 트랜지스터(CTPM)와; 상기 제어용 피모스 트랜지스터(CTPM)에 의해 유기된 1차정전압(VB)을 소정 레벨로 증폭하여 정전압(VREG)으로 출력하는 증폭부(20)로 구성하며, 이와 같이 구성한 본 발명에 따른 일실시예의 동작 및 작용을 상세히 설명한다.FIG. 3 is a circuit diagram showing the configuration of the constant voltage generation circuit of the present invention, and as shown therein, a current mirror unit 10 which induces a constant current therein and outputs it as a primary constant voltage VB; An inverter INV for inverting and outputting the system reset signal RST_SYS; The control PMOS transistor CTPM is electrically controlled by the system reset signal RST_SYS inverted by the inverter INV to initially maintain the output VB of the current mirror unit 10 at the external voltage VDD level. Wow; An amplifier 20 configured to amplify the primary constant voltage VB induced by the control PMOS transistor CTPM to a predetermined level and output the constant voltage VREG. The operation and action will be described in detail.

본 발명의 일반적인 동작은 종래와 동일하다.The general operation of the present invention is the same as before.

다만, 최초에 시스템을 구동할 때 혹은 리셋할 때 발생하는 시스템리셋신호(RST_SYS)에 의해 도통제어되는 제어용 피모스 트랜지스터(CTPM)를 이용하여 초기 노드(N1)의 전압을 외부전압(VDD) 레벨로 유지한 다음, 정전압(VREG)을 생성하여 서브-오실레이터(미도시)를 구동하도록 한 것이 다르다.However, the voltage of the initial node N1 is set to the external voltage VDD level by using the control PMOS transistor CTPM controlled by the system reset signal RST_SYS generated when the system is initially driven or reset. And then generate a constant voltage VREG to drive the sub-oscillator (not shown).

즉, 최초에 시스템을 구동할 때 혹은 리셋할 때 시스템리셋신호(RST_SYS)가 '고전위'로 액티브되면 제어용 피모스 트랜지스터(CTPM)는 도통되어 노드(N1)에 외부전압(VDD)이 인가된다.That is, when the system reset signal RST_SYS is activated at the high potential when the system is initially driven or reset, the control PMOS transistor CTPM is turned on to apply the external voltage VDD to the node N1. .

그후, 시스템리셋신호(RST_SYS)가 다시 '저전위'로 되면 상기 제어용 피모스 트랜지스터(CTPM)는 턴오프되며, 이때부터 피모스 트랜지스터(PM1,PM2) 및 엔모스 트랜지스터(NM1,NM2)가 커런트 미러(Current Mirror)로 동작한다.Thereafter, when the system reset signal RST_SYS becomes 'low potential' again, the control PMOS transistor CTPM is turned off, from which the PMOS transistors PM1 and PM2 and the NMOS transistors NM1 and NM2 are current. It acts as a mirror.

여기서, 상기 시스템리셋신호(RST_SYS)는 인버터(INV)를 통해 반전되어 상기 제어용 피모스 트랜지스터(CTPM)에 인가되고, 노드(N1)의 전압은 초기에 외부전압(VDD)의 레벨에서 시작하여 1차정전압(VB)으로 되므로 상기 1차정전압(VB)에 도달하기 위해 걸리는 시간을 단축하게 된다.Here, the system reset signal RST_SYS is inverted through the inverter INV and applied to the control PMOS transistor CTPM, and the voltage of the node N1 is initially set at the level of the external voltage VDD. Since the voltage becomes the constant voltage VB, the time taken to reach the primary voltage VB is shortened.

한편, 커런트 미러부(10)에서 출력된 1차정전압(VB)은 증폭부(20)에서 소정 레벨로 증폭되어 정전압(VREG)으로 서브-오실레이터(미도시)로 인가되고, 이에 따라 상기 서브-오실레이터(미도시)는 서브-클럭을 발진한다.On the other hand, the primary constant voltage VB output from the current mirror unit 10 is amplified by the amplifier 20 to a predetermined level and applied to the sub-oscillator (not shown) as the constant voltage VREG. An oscillator (not shown) oscillates the sub-clock.

이상에서 설명한 바와 같이 본 발명은 커런트 미러에 의해 생성된 전류에 따라 정전압을 생성하여 서브-오실레이터로 인가하는 정전압 회로에 있어서, 최초에 시스템을 구동할 때 혹은 리셋할 때 발생하는 시스템리셋신호(RST_SYS)를 이용하여 초기 커런트 미러의 출력전원을 외부전압의 레벨로 유지하여 서브-오실레이터의 초기 구동에 소요되는 지연 시간을 단축함으로써, 시스템 전체적인 처리 속도를 향상하는 효과가 있다.As described above, the present invention provides a system reset signal (RST_SYS) generated when a system is first driven or reset in a constant voltage circuit that generates a constant voltage according to a current generated by the current mirror and applies it to a sub-oscillator. By reducing the delay time required for the initial driving of the sub-oscillator by maintaining the output current of the initial current mirror at the level of the external voltage by using the), it is effective to improve the overall processing speed.

Claims (1)

커런트 미러에 의해 유도된 전류에 따라 1차정전압을 생성하고, 그 생성된 1차정전압을 소정 레벨로 증폭한 정전압을 출력하여 서브-오실레이터를 구동하는 정전압 발생 회로에 있어서, 시스템리셋신호를 반전하여 출력하는 인버터와; 상기 인버터에서 반전된 시스템리셋신호에 의해 도통제어되어 상기 커런트 미러의 초기 출력 레벨을 외부전압 레벨로 유지하는 제어용 피모스 트랜지스터를 더 포함하여 구성한 것을 특징으로 하는 정전압 발생 회로.In a constant voltage generator circuit for generating a primary constant voltage according to a current induced by a current mirror, and outputting a constant voltage obtained by amplifying the generated primary constant voltage to a predetermined level, the system reset signal is inverted. An inverter for outputting; And a PMOS transistor for controlling conduction by the system reset signal inverted in the inverter to maintain the initial output level of the current mirror at an external voltage level.
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