KR100317637B1 - Semiconductor device and thin film transistor manufacturing method - Google Patents
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Abstract
본 발명은 LDD 소자나 CMOS공정에서 발생될 수 있는 포토 레지스터 잔사에 의한 소자의 손상을 감소시켜 신뢰도 향상을 목적으로 하여, 기판을 구비하는 단계와; 상기 기판 상에 비정질 실리콘을 증착하는 단계와; 상기 비정질 실리콘을 결정화하여 다결정 실리콘을 형성하는 단계와; 상기 다결정 실리콘 상에 반도체 재질의 도핑블록을 증착하는 단계와; 상기 비정질 실리콘 상에 포토 레지스터를 도포하고 패터닝 하는 단계와; 상기 기판의 전면에 걸쳐 도핑 하는 단계를 포함하는 박막 트랜지스터 제조방법에 관해 개시하고 있다.According to an aspect of the present invention, there is provided a method for reducing reliability of an LDD device or a device caused by photoresist residues that may occur in a CMOS process. Depositing amorphous silicon on the substrate; Crystallizing the amorphous silicon to form polycrystalline silicon; Depositing a doping block of semiconductor material on the polycrystalline silicon; Applying and patterning a photoresist on the amorphous silicon; A method of fabricating a thin film transistor including doping over the entire surface of the substrate is disclosed.
Description
본 발명은 스위칭 소자에 관한 것으로서, 더 상세하게는, 스위칭 소자의 한 종류인 코플라나형 박막 트랜지스터에 관한 것이다.The present invention relates to a switching element, and more particularly, to a coplanar thin film transistor which is a kind of switching element.
현재 사용하는 거의 모든 전자제품에는 구동회로가 사용되고 있으며, 트랜지스터는 개발된 이후로 지금까지 구동회로의 주류가 될 만큼 널리 쓰인다. 상기 구동회로는 반도체 표면에 적당한 불순물을 주입함으로써 제작된다.Driving circuits are used in almost all electronic products used today, and transistors have been widely used to become mainstream driving circuits since their development. The drive circuit is fabricated by injecting appropriate impurities into the semiconductor surface.
구동회로의 구성은 여러 개의 트랜지스터가 배열되어있는데 이를 MOS(metal oxide semiconductor)라 부르고 있으며 저전력과 고집적도 때문에 컴퓨터 기억장치에 쓰이게 된다. 또한 CMOS(complementary metal oxide semiconductor)라고 하는 소자는 주로 논리회로 등에 쓰이고 있다. 상기 CMOS는 한 채널 상에 N-채널과 P-채널이 공존하고 있다.The driving circuit is composed of several transistors, which are called metal oxide semiconductors (MOS), and are used in computer memories because of their low power and high integration. In addition, a device called a complementary metal oxide semiconductor (CMOS) is mainly used in logic circuits and the like. In the CMOS, an N-channel and a P-channel coexist on one channel.
MOS소자는 현재 한 회로에 백만개 이상의 트랜지스터를 집적해서 쓰고있는 극초고밀도 집적회로(ULSI) 까지 발전해 왔다. 그러나, 도 1에서 보듯이 MOS소자(100)의 크기가 감소함에 따라 회로의 내부적으로는 여러 가지 다른 효과가 발생한다. 즉, 게이트 전극(6)의 크기는 L로써 정의할 수 있고 이는 채널의 길이(length)된다. 도 1에서 나타내고 있는 바와 같이 단 채널 소자에서는 소스(4)와 드레인(2)접합 부분이 아주 가까이 있으므로, 게이트(6)에 전압이 인가되지 않는 상태에서도 소스(4)와 드레인(2) 공핍영역(depletion region)이 채널 속으로 침투할 수 있다.MOS devices have advanced to ultra-high density integrated circuits (ULSI), which currently integrate more than one million transistors in one circuit. However, as shown in FIG. 1, as the size of the MOS device 100 decreases, various other effects occur internally in the circuit. That is, the size of the gate electrode 6 can be defined as L, which is the length of the channel. As shown in FIG. 1, in the short channel device, since the junction portion of the source 4 and the drain 2 is very close, the depletion region of the source 4 and the drain 2 even when no voltage is applied to the gate 6. (depletion region) can penetrate into the channel.
게이트 전압과 함께 드레인 공핍영역이 증가함에 따라 소스채널 접합과 상호 작용하여 전위장벽을 낮추어준다. 이 문제는 드레인유기 장벽감소(drain-induced barrier lowering ; 이하 DIBL이라 한다)로 알려져 있다.As the drain depletion region increases with the gate voltage, it interacts with the source channel junction to lower the potential barrier. This problem is known as drain-induced barrier lowering (DIBL).
소스 접합장벽이 감소할 때 전자는 채널 속으로 쉽게 침투하며, 게이트 전압은 드레인 전류를 더 이상 제어할 수 없다. 소스와 드레인 공핍영역의 침투가 극단적인 상태에 이르면 두 공핍영역이 만나는 펀치스루(punch-through)효과는 드레인으로부터 소스까지 공핍영역이 연속되도록 한다. 이때 흐르는 전류를 공간제한 전류(space charge limited current ; 이하 SCLC라 한다)라 한다.As the source junction barrier decreases, electrons easily penetrate into the channel, and the gate voltage can no longer control the drain current. When the penetration of the source and drain depletion regions reaches an extreme state, the punch-through effect where the two depletion regions meet causes the depletion region to continue from the drain to the source. The current flowing at this time is called a space charge limited current (hereinafter referred to as SCLC).
단 채널소자 설계에 의해 악화되는 효과는 문턱전압 이하의 전류인데, 이는 강반전(strong inversion)이 형성되기 이전에 채널 속에 일부 전자가 유기 되는 사실로부터 발생한다.However, the effect exacerbated by the channel device design is a current below the threshold voltage, which arises from the fact that some electrons are induced in the channel before the strong inversion is formed.
소자의 전압은 임의의 작은 값으로 줄이기 어렵기 때문에 작은 기하학적 구조에서는 전계가 증가하는 경향이 있다. 그 결과 단 채널 소자에서는 다양한 고온캐리어 효과(hot carrier effect)가 나타난다. 역 방향으로 인가된 드레인 접합의 전계는 충돌이온화와 캐리어 증식을 일으킬 수 있다.Since the voltage of the device is difficult to reduce to any small value, the electric field tends to increase in small geometries. As a result, various hot carrier effects appear in the short channel device. The electric field of the drain junction applied in the reverse direction may cause collision ionization and carrier propagation.
열전자(hot electron)효과는 장벽을 넘어 산화물 속으로 강력한 전자를 전송하는 것이다. 이러한 전자는 산화물 속에 포획(capture)될 수 있으며, 여기서 소자의 문턱전압과 전류-전압 특성을 변화시킨다. 즉, 열전자 효과는 회로의 구성에서 치명적일 수 있으며 회로의 신뢰도를 떨어트린다.The hot electron effect is the transfer of strong electrons through the barrier into the oxide. These electrons can be captured in the oxide, which changes the threshold voltage and current-voltage characteristics of the device. In other words, the thermoelectronic effect can be fatal in the construction of the circuit and degrade the circuit's reliability.
열전자효과는 소스와 드레인 영역의 도핑(doping)을 줄임으로써, 즉, 접합의 전계가 작아지게 함으로써 줄일 수 있다. 그러나 소스와 드레인영역의 도핑을 적게 하는 것은 접촉저항 등의 문제로 인해 소자와 양립할 수 없다.The thermoelectronic effect can be reduced by reducing the doping of the source and drain regions, i.e. by making the electric field of the junction small. However, reducing the doping of the source and drain regions is incompatible with the device due to problems such as contact resistance.
상술한 문제점을 해결하기 위해 저도핑 드레인(lightly doped drain ; 이하 LDD라 한다)이라 하는 설계방법이 도입되었다. 이 방법은 두 가지 도핑 준위를 이용한다. 즉, 전반적인 소스와 드레인영역(8, 10)은 도핑을 강하게 하고, 채널에 인접한 영역(8', 10')은 도핑을 약하게 한다(도 2 참조). LDD구조는 드레인과 채널영역 사이의 전계를 감소시키고, 따라서 산화물층으로의 주입, 충돌 및 다른 열전자효과를 줄일 수 있다.In order to solve the above problems, a design method called a lightly doped drain (LDD) is introduced. This method uses two doping levels. In other words, the overall source and drain regions 8, 10 doping strongly, and the regions 8 ', 10' adjacent to the channel weaken doping (see FIG. 2). The LDD structure reduces the electric field between the drain and the channel region, thus reducing the injection, collision and other thermoelectric effects into the oxide layer.
이하 첨부된 도면을 참조하여 다결정 실리콘을 반도체층으로 사용한 TFT-LCD에 관해 설명한다.Hereinafter, a TFT-LCD using polycrystalline silicon as a semiconductor layer will be described with reference to the accompanying drawings.
도 3a 내지 도 3e는 CMOS에서 이용되고 있는 LDD구조의 공정순서를 나타낸 도면으로, 도 3a를 참조하여 설명하면 다음과 같다.3A to 3E are diagrams showing the process sequence of the LDD structure used in the CMOS, which will be described below with reference to FIG. 3A.
먼저 기판(1) 상에 완충층(buffer layer, 12)을 증착한후에 비정질 실리콘을 소정의 두께로 증착한다. 상기 비정질 실리콘의 두께는 일반적으로 약 550Å정도이다. 상기 비정질 실리콘을 증착한후 탈수소화 공정을 거쳐 결정화시키는데, 이 탈수소화 공정은 상기 비정질 실리콘 내부에 결합되어 있는 수소를 비정질 실리콘의 결정화 공정에서 생성될 수 있는 보이드(void) 생성의 억제와 결정화된 다결정 실리콘의 전기적인 특성 향상을 목적으로 한다.First, a buffer layer 12 is deposited on the substrate 1, and then amorphous silicon is deposited to a predetermined thickness. The thickness of the amorphous silicon is generally about 550 GPa. The amorphous silicon is deposited and then crystallized through a dehydrogenation process. The dehydrogenation process inhibits the formation of hydrogen and the crystallization of voids that may be generated in the crystallization process of amorphous silicon. It aims at improving the electrical properties of polycrystalline silicon.
상기 결정화 방법에는 다결정 실리콘의 박막의 성장은 비정질 실리콘 박막에 기판온도를 약 250℃ 정도로 가열하면서 엑시머 레이저를 가해서 형성하는 레이저 열처리 결정화(Laser Annealing Crystallization ; ELA) 방법과 비정질 실리콘 상에 금속을 증착 하여 다결정 실리콘을 형성하는 금속 유도 결정화(Metal Induced Crystallization : MIC) 방법, 그리고 비정질 실리콘을 고온에서 장시간 열처리하여 형성하는 고상결정화(Solid Phase Crystallization : SPC) 방법, 기판 상에 직접 다결정 실리콘을 증착하는 증착 방법 등이 주로 사용된다.In the crystallization method, the growth of a thin film of polycrystalline silicon is performed by applying an excimer laser while heating a substrate temperature of about 250 ° C. to an amorphous silicon thin film and a method of laser annealing crystallization (ELA) by depositing a metal on the amorphous silicon. Metal Induced Crystallization (MIC) method to form polycrystalline silicon, Solid Phase Crystallization (SPC) method to form amorphous silicon by long time heat treatment at high temperature, and deposition method to deposit polycrystalline silicon directly on a substrate Etc. are mainly used.
상기 고상결정화 방법은 고온에서 장시간동안 이루어지는 공정이기 때문에 고가의 석영기판(Quartz substrate)을 사용해야 하는 단점은 있으나, 그의 막질 특성이 우수하다. 또한 레이저 열처리 방법은 저가의 유리기판을 사용할 수 있기 때문에 현재 많은 연구가 진행중이다.The solid phase crystallization method has a disadvantage of using an expensive quartz substrate because it is a process performed at a high temperature for a long time, but its film quality is excellent. In addition, since the laser heat treatment method can use a low-cost glass substrate, a lot of research is currently in progress.
결정화된 다결정 실리콘(이하 폴리 실리콘이라 한다) 상에 소정의 사진 현상(photo-lithography) 기술을 이용해서 n 채널 박막 트랜지스터의 채널영역(14)이 될 부분과 p 채널 박막 트랜지스터가 형성될 전 영역(16)의 포토 레지스터(photo resister ; 이하 PR이라 한다)를 형성한다. 이후, 5족 원소인 인(phosphorus ; P)이 함유된 포스핀(PH3) 가스를 도핑(doping)한다. 즉 빗금친 영역(18)이 n형 도핑된 부분이다.On the crystallized polycrystalline silicon (hereinafter referred to as polysilicon) by using a predetermined photo-lithography technique, the portion of the channel region 14 of the n-channel thin film transistor and the entire region on which the p-channel thin film transistor is to be formed ( A photoresist (hereinafter referred to as PR) of 16) is formed. Thereafter, a phosphine (PH 3 ) gas containing phosphorus (P), which is a Group 5 element, is doped. That is, the hatched region 18 is an n-type doped portion.
상기 도핑 조건은 가속전압이 10keV에서 행하였으며, 이때 도즈량(density of state ; DOS)은 약 3×1015이였다. 이후, 상기 PR을 제거하고 레이저(laser)로 활성화한다. 상기 도즈량은 도핑 시간에 비례하고, 도핑 깊이(doping depth)는 가속 전압에 비례한다. 상기 레이저 활성화공정은 상기 도핑공정에 의해서 상기 폴리 실리콘 표면에만 도핑된 P 이온을 내부까지 확산하기 위함이다.The doping condition was performed at an acceleration voltage of 10 keV, at which time the dose of state (DOS) was about 3 × 10 15 . Then, the PR is removed and activated by a laser. The dose is proportional to the doping time, and the doping depth is proportional to the acceleration voltage. The laser activation process is for diffusing P ions doped only on the polysilicon surface by the doping process to the inside.
이후, 도 3b에 도시된 바와 같이 n 형 및 p 형 박막 트랜지스터가 형성될 영역의 폴리 실리콘층을 형성한다. 그리고 게이트 절연층을 증착하고 게이트 금속층을 증착한후 게이트 전극(22)과 게이트 절연막(20)을 형성한다. 상기 n형 박막 트랜지스터 영역은 도핑되지 않은 채널 영역보다 크게 게이트 절연막과 게이트 전극을 형성하는데, 이는 LDD의 형성을 위한 기초작업이다.Thereafter, as shown in FIG. 3B, a polysilicon layer of a region where n-type and p-type thin film transistors are to be formed is formed. After the gate insulating layer is deposited and the gate metal layer is deposited, the gate electrode 22 and the gate insulating layer 20 are formed. The n-type thin film transistor region forms a gate insulating film and a gate electrode larger than the undoped channel region, which is a basic work for forming an LDD.
일반적으로 열전자(hot electron)효과는 p형 박막 트랜지스터보다 n형 박막 트랜지스터에서 더욱더 크게 나타나며, p형 박막 트랜지스터에서는 상기 열전자효과를 무시해도 된다. 따라서 LDD구조는 n형 박막 트랜지스터에서만 형성한다.In general, the hot electron effect is larger in the n-type thin film transistor than in the p-type thin film transistor, and the hot electron effect may be ignored in the p-type thin film transistor. Therefore, the LDD structure is formed only in the n-type thin film transistor.
연속적으로 p형 박막 트랜지스터 영역도 게이트 절연막과 게이트 전극을 형성한다.Subsequently, the p-type thin film transistor region also forms a gate insulating film and a gate electrode.
이후 도 3c에서 보는 바와 같이 상기 게이트 전극을 이온 스토퍼(ion stopper)로 하여 p형 도핑을 한다. 이때 사용하는 가스는 3족 원소인 보론(boron ; B)이 함유된 희석 가스가 쓰인다. 상기 p형 도핑은 n형 도핑보다 낮은 도즈량으로 도핑을 실시하는데, 이는 보상(compensation)을 하기 위함이다.Thereafter, as shown in FIG. 3C, the gate electrode is formed as an ion stopper to perform p-type doping. At this time, the gas used is a diluent gas containing boron (B) which is a group 3 element. The p-type doping is carried out with a lower dose than the n-type doping, to compensate for (compensation).
즉, 다시 설명하면, 이미 3×1015으로 n형 도핑된 영역에 1×1015으로 p형 도핑을 하면, 2×1015으로 n형 도핑된 영역이 형성된다. 따라서 도 3의 영역 A와 영역 B는 서로 다른 도핑 준위가 형성되고, 영역 B'도 역시 다른 도핑준위가 형성된다.That is, if described again, already 3 × 10 15 n-type when the p-type doped with 1 × 10 15 to the doped region, by 2 × 10 15 n-type doped region is formed. Accordingly, different doping levels are formed in the region A and the region B of FIG. 3, and the other doping levels are also formed in the region B '.
이후, 도 3d에 나타난 바와 같이, 각각의 박막 트랜지스터 영역에 전극을 형성하는 단계로, 층간 절연막(inter layer insulator, 24)을 증착하고, 각각의 소스/드레인 영역(B, B') 상의 절연막에 콘택홀을 형성하여 소스/드레인 전극(26, 28, 26', 28')을 형성한다.Thereafter, as shown in FIG. 3D, forming an electrode in each thin film transistor region includes depositing an interlayer insulator 24 and depositing an insulating layer on each of the source / drain regions B and B ′. Contact holes are formed to form source / drain electrodes 26, 28, 26 ′, 28 ′.
최종적으로, 도 3e와 같이, 보호층(30)을 증착하고 콘택홀을 패터닝하여 외부 구동회로의 연결배선(32)을 형성한다.Finally, as shown in FIG. 3E, the protective layer 30 is deposited and the contact hole is patterned to form the connection wiring 32 of the external driving circuit.
상술한 바와 같이, 상기 LDD구조는 n형 도핑 후에 p형 도핑을 실시하여 보상도핑이 이루어지는 단순한 공정을 사용하였다.As described above, the LDD structure uses a simple process in which compensation doping is performed by performing p-type doping after n-type doping.
그러나, 상술한 방법에 의해 코플라나(coplanar) LDD소자를 제작할 경우에, 발생하는 문제는 PR(photo resister ; PR)로 p형 도핑 영역과 n형 박막 트랜지스터의 채널 영역을 가린 후에, n형 도핑을 실시하는데, 이때, 도핑에 의한 PR 손상(damage) 때문에, 도 4에 나타난 바와 같이 PR 잔사(P)가 소자 상에 남게 된다. 즉, PR 잔사(P)가 완전히 제거되지 않아서 소자 제작 및 신뢰성에 영향을 미치는 것으로 보고되고 있다.However, when fabricating a coplanar LDD device by the above-described method, a problem that arises is that after covering the p-type doped region and the channel region of the n-type thin film transistor with PR (photo resister; PR), n-doped In this case, due to the PR damage due to doping, the PR residue P remains on the device as shown in FIG. 4. That is, it is reported that PR residue P is not completely removed and thus affects device fabrication and reliability.
또한, 절연물질이나 금속을 사용하여 이온 스토퍼를 형성하게 되면 신뢰성이 더욱 나빠짐으로 현재로는 대책이 전무한 형편이다.In addition, if the ion stopper is formed using an insulating material or a metal, the reliability becomes worse, and there are currently no countermeasures.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, PR 잔사에 의한 신뢰성 저하를 방지하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and its object is to prevent a decrease in reliability due to PR residues.
그리고, 코플라나형 소자의 제작시 소자 배열(align)문제를 해결하는데 그 목적이 있다.In addition, the purpose of solving the device alignment (align) problem in the manufacture of coplanar device.
또한, 제작 공정의 단순화를 통해 저 가격의 소자를 제공하는데 그 목적이 있다.In addition, the aim is to provide a low-cost device through the simplification of the manufacturing process.
도 1은 단채널 박막 트랜지스터의 단면도.1 is a cross-sectional view of a short channel thin film transistor.
도 2는 저도핑 드레인(lightly doped drain)구조의 박막 트랜지스터의 단면을 나타내는 단면도2 is a cross-sectional view of a thin film transistor having a lightly doped drain structure.
도 3a 내지 도 3e는 종래 CMOS 소자의 제작 공정을 나타내는 공정도.3A to 3E are process diagrams showing a manufacturing process of a conventional CMOS device.
도 4는 종래의 CMOS소자 제작시 포토 레지스터에 의한 소자의 손상을 나타내는 단면도.4 is a cross-sectional view showing damage to a device caused by a photoresist when fabricating a conventional CMOS device.
도 5a 내지 도 5d는 본 발명의 제 1 실시예에 따른 저도핑 드레인 구조의 소자 제작공정의 단면을 나타내는 공정도.5A to 5D are process drawings showing a cross section of a device fabrication process of a low doped drain structure according to the first embodiment of the present invention.
도 6a 및 도 6b는 본 발명의 제 2 실시예에 따른 저도핑 드레인 구조의 소자 제작공정의 단면을 나타내는 공정도.6A and 6B are cross-sectional views illustrating a device fabrication process of a low-doped drain structure according to a second embodiment of the present invention.
도 7은 본 발명의 제 3 실시예에 따른 저도핑 드레인 구조의 소자 제작공정의 단면을 나타내는 공정도.7 is a process chart showing a cross section of a device fabrication process of a low doped drain structure according to the third embodiment of the present invention.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
1 : 기판 (Glass) 50 : 버퍼층(buffer layer)1: Glass 50: Buffer layer
52 : 다결정 실리콘층 54 : 비정질 실리콘층52 polycrystalline silicon layer 54 amorphous silicon layer
56 : 포토 레지스터(PR) 60 : 절연막56 photoresist PR 60 insulating film
상기와 같은 목적을 달성하기 위해 본 발명은 기판을 구비하는 단계와; 상기 기판 상에 비정질 실리콘을 증착하는 단계와; 상기 비정질 실리콘을 결정화하여 다결정 실리콘을 형성하는 단계와; 상기 다결정 실리콘 상에 반도체 재질의 도핑블록을 증착하는 단계와; 상기 비정질 실리콘 상에 포토 레지스터를 도포하고 패터닝 하는 단계와; 상기 기판의 전면에 걸쳐 도핑 하는 단계를 포함하는 박막 트랜지스터 제조방법을 개시하고 있다.The present invention comprises the steps of providing a substrate to achieve the above object; Depositing amorphous silicon on the substrate; Crystallizing the amorphous silicon to form polycrystalline silicon; Depositing a doping block of semiconductor material on the polycrystalline silicon; Applying and patterning a photoresist on the amorphous silicon; Disclosed is a method of manufacturing a thin film transistor comprising doping over the entire surface of the substrate.
이하, 본 발명의 실시예에 따른 구성과 작용을 첨부된 도면을 참조하여 설명한다. 이하 실시예들에서는 종래와 다른 부분만 기술되어 있으며, 같은 공정에 대해서는 그 설명을 생략한다.Hereinafter, the configuration and operation according to the embodiment of the present invention will be described with reference to the accompanying drawings. In the following embodiments, only portions different from those of the related art are described, and the description of the same processes will be omitted.
제 1 실시예First embodiment
본 실시예는 상기의 PR 잔사에 의한 소자의 특성저하를 방지하고, 더욱 더 우수한 특성의 소자를 제작하기 위해 다결정 실리콘 상에 비정질 실리콘을 증착한다.In this embodiment, amorphous silicon is deposited on polycrystalline silicon in order to prevent deterioration of the device due to the PR residue and to fabricate a device having even better characteristics.
도 5a에서 보듯이, 완충층(50) 상의 제 1 다결정 실리콘(52) 상에 비정질 실리콘(54)을 소정의 두께로 증착한다. 이후 사진 식각 기술에 의해 n형 박막 트랜지스터 영역의 채널부분과 p형 박막 트랜지스터의 전 영역을 PR(56)로 패터닝하여 그 하부의 비정질 실리콘을 제외하고 식각한다. 즉, 비정질 실리콘을 이온 스토퍼(ion stopper) 또는 도핑블록(doping block)으로 사용하게 된다.As shown in FIG. 5A, amorphous silicon 54 is deposited to a predetermined thickness on the first polycrystalline silicon 52 on the buffer layer 50. Afterwards, the channel portion of the n-type thin film transistor region and the entire region of the p-type thin film transistor are patterned by the PR 56 by the photolithography technique, and then etched except for the amorphous silicon thereunder. That is, amorphous silicon is used as an ion stopper or a doping block.
이후, n형 도핑을 하고, 도 5b의 PR(56)을 제거하고 레이저(laser) 활성화를 한다. 이때, 남아있는 PR 잔사는 레이저 활성화 시에 태워 없앤다.Thereafter, n-type doping is performed, and PR 56 of FIG. 5B is removed and laser activation is performed. At this time, the remaining PR residues are burned off upon laser activation.
또한, 남아있는 비정질 실리콘(54)은 레이저 활성화에 따라 제 2 다결정 실리콘(54')으로 형성되게 되고, 이때, 기존의 제 1 다결정 실리콘(52)과 레이저 활성화에 의해 결정화되어 형성된 제 2 다결정 실리콘(54')의 단차(L)에 의해서 자동적으로 얼라인 키(align key)가 형성되어 제작 공정이 용이하다.In addition, the remaining amorphous silicon 54 is formed of the second polycrystalline silicon 54 'according to the laser activation, and at this time, the second polycrystalline silicon formed by crystallizing the existing first polycrystalline silicon 52 and the laser activation. The alignment key is automatically formed by the step L of 54 ', which facilitates the manufacturing process.
이후, 도 5c와 같이 게이트 절연막(60)과 게이트 전극(62)을 형성하고, p형 도핑을 하여 CMOS는 구성된다.Thereafter, as shown in FIG. 5C, the gate insulating layer 60 and the gate electrode 62 are formed, and the CMOS is configured by p-type doping.
상술한 바와 같은 본 발명의 작용을 설명하면 다음과 같다.Referring to the operation of the present invention as described above are as follows.
이미 언급한바 있는 열전자 효과는 p형 박막 트랜지스터보다 n형 박막 트랜지스터에서 심하게 나타난다. 도 5d에서 자세히 설명하면, n형 박막 트랜지스터에서 실제로 채널부분이 되는 영역은 게이트 절연막(60)과 제 2 다결정 실리콘(54')의 계면(70)과, 제 2 다결정 실리콘(54')과 제 1 다결정 실리콘(52)의 계면(72)이 된다. 따라서 전자를 공급하는 소스(S)보다 전자를 받아들이는 드레인(D) 쪽의 면적이 작아지는 효과로 인해, 드레인(D)의 저항이 커지며, 열전자 효과(hot electron effect)가 감소하고, 또한, PR 잔사 없는 제 1 다결정 실리콘(52)과 제 2 다결정 실리콘(54')의 계면이 주 채널이 되므로, 소자의 신뢰성이 향상된다.The already mentioned thermoelectric effect is more severe in n-type thin film transistors than in p-type thin film transistors. Referring to FIG. 5D, the region of the n-type thin film transistor, which is actually a channel portion, includes the interface 70 of the gate insulating film 60 and the second polycrystalline silicon 54 ', the second polycrystalline silicon 54' and the first region. 1 serves as an interface 72 of the polycrystalline silicon 52. Therefore, due to the effect of the area of the drain D receiving electrons smaller than the source S for supplying electrons, the resistance of the drain D becomes large, and the hot electron effect is reduced, Since the interface between the first polycrystalline silicon 52 and the second polycrystalline silicon 54 'having no PR residue becomes the main channel, the reliability of the device is improved.
제 2 실시예Second embodiment
본 실시예는 제 1 실시예와는 다르게 비정질 실리콘 상에 PR을 형성하고, 바로 n형 도핑을 실시한다.Unlike the first embodiment, this embodiment forms PR on amorphous silicon and immediately performs n-type doping.
도 6a에서와 같이 각각의 n형 및 p형 박막 트랜지스터가 형성될 영역을 PR(56)로 가리고, 바로 n형 도핑을 하여, PR(56)을 제거한다. 그후에 비정질 실리콘(54)을 제거하고 도 6b와 같이 레이저 활성화를 한다. 이때, 다결정 실리콘(52)의 표면에 비정질 실리콘(54)의 잔사가 남더라도, 레이저 활성화 시에 회복(recovery) 된다.As shown in FIG. 6A, the area where the n-type and p-type thin film transistors are to be formed is covered by the PR 56, and the n-type doping is immediately performed to remove the PR 56. Thereafter, the amorphous silicon 54 is removed and laser activated as shown in FIG. 6B. At this time, even if the residue of amorphous silicon 54 remains on the surface of the polycrystalline silicon 52, it is recovered during laser activation.
도 6b 이후의 공정은 종래의 도 3b 이후의 공정과 같기 때문에 생략한다. 즉 빗금친 영역(74)이 n형 도핑된 부분이다.Since the process after FIG. 6B is the same as that of the conventional process after FIG. 3B, it abbreviate | omits. That is, the hatched region 74 is an n-type doped portion.
본 실시예와 같이 LDD소자를 제작할 경우에 PR(56) 잔사에 의한 소자의 특성저하를 방지할 수 있으며, 비정질 실리콘(54)의 잔사가 남더라도 레이저 활성화에 따라 원상태로 회복되기 때문에 소자의 신뢰도 향상을 꾀할 수 있다.When manufacturing the LDD device as in the present embodiment, it is possible to prevent the deterioration of the device characteristics due to the PR 56 residue, and to improve the reliability of the device since the residue of the amorphous silicon 54 is restored to its original state upon laser activation. Can be designed.
제 3 실시예Third embodiment
본 실시예는 제 2 실시예에서 사용한 비정질 실리콘을 이온 스토퍼로 사용한 예이다.This embodiment is an example in which the amorphous silicon used in the second embodiment is used as an ion stopper.
도 7에서와 같이 사진 식각에 의해 비정질 실리콘(54)을 도핑 블록으로 사용하여 n형 도핑을 한다. 그후 상기 도핑 블록으로 사용한 비정질 실리콘(54)을 식각하고 레이저 활성화 공정을 거쳐 LDD 소자를 제작한다. 이후의 공정은 종래의 도 3b 이후 공정과 같기 때문에 생략한다.As shown in FIG. 7, n-type doping is performed by using amorphous silicon 54 as a doping block by photolithography. After that, the amorphous silicon 54 used as the doping block is etched, and an LDD device is fabricated through a laser activation process. The subsequent steps are omitted since they are the same as the conventional steps after FIG. 3B.
상술한 본 발명의 실시예들은 이온 스토퍼(ion stopper) 또는 도핑 블록(doping block)으로 비정질 실리콘을 사용한다. 그러나 4족 원소인 게르마늄(Ge), 3족 원소인 Ga과 5족 원소인 As를 결합한 3-5족 화합물 반도체인 GaAs, 2족 원소인 Zn과 4족 원소인 Se를 결합한 2-4족 화합물 반도체인 ZnSe, 그리고 3족 원소인 Al과 Ga의 분수적 결합에 5족 원소인 As가 합해진 AlxGa1-xAs의 화합물 반도체 등을 도핑 블록으로 사용하여 소자를 제작할 경우에는 박막 트랜지스터의 전계효과 이동도(field effect mobility)가 크게 향상되는 장점도 있다.Embodiments of the present invention described above use amorphous silicon as an ion stopper or a doping block. However, group 4 element germanium (Ge), group 3 element Ga and group 5 element As, which combines Group 3-5 compound semiconductor GaAs, group 2 element Zn and group 4 element Se which combine Se group 4 element When fabricating a device using ZnSe, a semiconductor, and a compound semiconductor of Al x Ga 1-x As, in which fractional coupling of Group 3 elements Al and Ga is combined with Group 5 elements As, as a doping block, an electric field of a thin film transistor There is also an advantage in that field effect mobility is greatly improved.
상술한 바와 같이 본 발명의 바람직한 실시예들을 따라 LDD 소자를 제작 할 경우에 다음과 같은 효과가 있다.As described above, when the LDD device is manufactured according to the preferred embodiments of the present invention, the following effects are obtained.
첫째, 본 발명의 제 1 실시예에 따라 소자를 제작 할 경우에, 남아있는 비정질 실리콘은 레이저 활성화에 따라 다결정 실리콘으로 형성되게 되고, 이때 기존의 다결정 실리콘과 레이저 활성화에 의해 다결정 실리콘으로 형성된 비정질 실리콘간의 단차에 의해서 자동적으로 얼라인 키(align key)가 형성되어 제작 공정이 용이한 장점이 있다.First, when fabricating a device according to the first embodiment of the present invention, the remaining amorphous silicon is formed of polycrystalline silicon upon laser activation, wherein the conventional silicon and amorphous silicon formed of polycrystalline silicon by laser activation The alignment key is automatically formed by the step difference between the manufacturing process is easy.
둘째, 비정질 실리콘을 도핑 블록으로 사용하여 과거 다결정 실리콘과 PR의 계면 불량에 따른 신뢰성의 저하를 방지하는 장점이 있다.Second, the use of amorphous silicon as a doping block has the advantage of preventing the degradation of reliability due to the interface failure of the polycrystalline silicon and PR in the past.
셋째, 4족 원소인 게르마늄(Ge), 3-5족 화합물 반도체인 GaAs 및 AlxGa1-xAs, 2-4족 화합물 반도체인 ZnSe 등을 도핑 블록으로 사용할 경우 소자의 특성이 향상되는 장점이 있다.Third, the characteristics of the device are improved when using germanium (Ge), which is a Group 4 element, GaAs, which is a Group 3-5 compound semiconductor, and Al x Ga 1-x As, ZnSe, which is a Group 2-4 compound semiconductor, as a doping block. There is this.
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| KR100537272B1 (en) | Method for fabricating of semiconductor device |
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