KR100317609B1 - semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자를 개시한다. 이에 의하면, I2L(integrated injection logic)에 있어서 pnp 트랜지스터를 위한 P형 기판과 n- 에피층 사이에 n+ 매몰층을 형성하지 않고 npn 트랜지스터를 위한 기판과 n- 에피층 사이에만 n+ 매몰층을 형성한다. pnp 트랜지스터의 에미터를 위한 P형 확산층을 n- 에피층에 형성하고 아울러 npn 트랜지스터의 베이스를 위한 P형 확산층을 n+ 매몰층 상의 n- 에피층에 형성한다.The present invention discloses a semiconductor device. According to this, in the integrated injection logic (I 2 L), the n + buried layer is formed only between the substrate for the npn transistor and the n− epi layer without forming an n + buried layer between the p-type substrate and the n− epilayer for the pnp transistor. Form. A P-type diffusion layer for the emitter of the pnp transistor is formed in the n− epilayer, and a P-type diffusion layer for the base of the npn transistor is formed in the n− epilayer on the n + buried layer.
따라서, 본 발명은 pnp 트랜지스터의 에미터를 위한 p형 확산층 아래의 n- 에피층에 n+ 매몰층을 형성하지 않으므로 베이스 저항에 걸리는 전압이 증가하고 나아가 pnp 트랜지스터의 VEC(SAT)이 그 만큼 증가한다. 이는 pnp 트랜지스터의 hfe를 증가시켜 전류손실을 줄여주고 npn 트랜지스터의 동일 역방향 전류이득에 대하여 팬아웃(fan out)을 증가시킨다.Therefore, since the present invention does not form an n + buried layer in the n− epilayer under the p-type diffusion layer for the emitter of the pnp transistor, the voltage applied to the base resistance increases and further, the V EC (SAT) of the pnp transistor increases by that much. do. This increases the h fe of the pnp transistor to reduce current loss and increases the fan out for the same reverse current gain of the npn transistor.
Description
본 발명은 반도체소자에 관한 것으로, 더욱 상세하게는 I2L(integrated injection logic)의 전류주입손실을 줄여 동작 특성을 안정화하도록 한 반도체소자에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a semiconductor device to stabilize the operating characteristics by reducing the current injection loss of the integrated injection logic (I 2 L).
일반적으로 I2L(integrated injection logic)은 부하저항을 pnp 트랜지스터로 대치함과 아울러 아이솔레이션의 필요성 자체를 없앰으로써 집적도의 관점에서 게이트 구조의 최적화를 시도한, 1972년에 도입된 논리회로이다. I2L의 기본 착안점은 스위칭 트랜지스터의 베이스에 직접 pnp 트랜지스터로부터 전류가 공급되도록 npn 트랜지스터와 pnp 트랜지스터를 기능상으로 집적시킨 것이다. I2L의 특이한 점은 npn 트랜지스터가 보통의 동작상태와는 반대로 즉 도 1에 도시된 바와 같이, 서브콜렉터가 동작상의 에미터로 사용되고 본래의 에미터가 동작상의 콜렉터로 사용된다는 것이다.In general, integrated injection logic (I 2 L) is a logic circuit introduced in 1972 that attempted to optimize the gate structure in terms of integration by replacing the load resistance with a pnp transistor and eliminating the need for isolation. The basic focus of I 2 L is to functionally integrate the npn transistor and pnp transistor so that current is supplied from the pnp transistor directly to the base of the switching transistor. The peculiarity of I 2 L is that the npn transistor is used in opposition to the normal operating state, i.e., as shown in Figure 1, where the subcollector is used as the operational emitter and the original emitter is used as the operational collector.
즉, 종래의 I2L은 도 1에 도시된 바와 같이 p형 실리콘재질의 기판(10) 상에 n- 에피층(11)이 성장되고, pnp 트랜지스터와 npn 트랜지스터를 위한, 기판(10)과 n- 에피층(11) 사이의 영역에 n+ 매몰층(13)이 형성되고, npn 트랜지스터를 위한 영역의 n- 에피층(11)에 n+ 확산층(15)이 n+ 매몰층(13)에 연결되도록 확산되고, pnp 트랜지스터를 위한 영역의 n- 에피층(11)에 p형 확산층(17)이 n+ 매몰층(13)에 연결되지 않을 정도의 깊이로 확산되고 아울러 npn 트랜지스터를 위한 영역의 n- 에피층(11)에 p형 확산층(18)이 n+ 매몰층(13)에 연결되지 않을 정도의 깊이로 확산되고, 확산층(18)에 n+ 확산층(19)이 n- 에피층(11)에 연결되지 않을 정도의 깊이로 확산되는 구조로 이루어진다.That is, in the conventional I 2 L, as shown in FIG. 1, the n- epi layer 11 is grown on the p-type silicon substrate 10, and the substrate 10 and the pnp and npn transistors are grown. The n + buried layer 13 is formed in the region between the n− epilayers 11, and the n + diffusion layer 15 is connected to the n + buried layer 13 in the n− epilayer 11 of the region for the npn transistor. Diffused, and the p-type diffusion layer 17 is diffused to a depth such that the p-type diffusion layer 17 is not connected to the n + buried layer 13 in the region for the pnp transistor and the n- epi of the region for the npn transistor. The p-type diffusion layer 18 is diffused to a depth such that the p-type diffusion layer 18 is not connected to the n + buried layer 13 in the layer 11, and the n + diffusion layer 19 is not connected to the n− epilayer 11 in the diffusion layer 18. It has a structure that spreads to an unprecedented depth.
여기서, 확산층(17)이 전류주입용 pnp 트랜지스터의 에미터이고, n- 에피층(11)이 pnp 트랜지스터의 베이스와 npn 트랜지스터의 에미터로 함께 사용된다. 외부 콘택은 확산층(15)의 콘택으로 사용된다.Here, the diffusion layer 17 is an emitter of the pnp transistor for current injection, and the n- epi layer 11 is used together as the emitter of the npn transistor and the base of the pnp transistor. The outer contact is used as the contact of the diffusion layer 15.
또한 도 1의 단면 구조에 대한 등가 회로는 도 2에 도시된 바와 같이, 나타낼 수 있다. 즉, pnp 트랜지스터(Q1)의 에미터에 인젝션 저항(Rinj)을 거쳐 기준전압(Vref)이 인가되고, pnp 트랜지스터(Q1)의 콜렉터가 npn 트랜지스터(Q2)의 베이스에 연결되고, pnp 트랜지스터(Q1)의 베이스와 npn 트랜지스터(Q2)의 에미터가 함께 접지된다. 또한, pnp 트랜지스터(Q1)의 콜렉터와 npn 트랜지스터(Q2)의 베이스 사이의 노드에 입력단자(IN)가 연결되고, npn 트랜지스터(Q2)의 콜렉터에 출력단자(OUT)가 연결된다.In addition, an equivalent circuit for the cross-sectional structure of FIG. 1 may be represented, as shown in FIG. 2. That is, the reference voltage Vref is applied to the emitter of the pnp transistor Q1 via the injection resistor Rinj, the collector of the pnp transistor Q1 is connected to the base of the npn transistor Q2, and the pnp transistor Q1 And the emitter of npn transistor Q2 are grounded together. In addition, an input terminal IN is connected to a node between the collector of the pnp transistor Q1 and the base of the npn transistor Q2, and an output terminal OUT is connected to the collector of the npn transistor Q2.
이와 같이 구성되는 종래의 I2L에서는 트랜지스터를 역방향으로 동작시키면, pnp 트랜지스터(Q1)와 npn 트랜지스터(Q2)를 함께 섞을 수가 있다. 더욱이, 매몰층(13)이 모든 트랜지스터에 공유하고 접지상태에 있으므로 게이트와 게이트 사이에 아이솔레이션 확산층이 필요하지 않게 된다. 즉, I2L은 저항도 아이솔레이션도 필요로 하지 않는 면적 활용도가 가장 높은 논리 게이트이다.In the conventional I 2 L configured as described above, when the transistor is operated in the reverse direction, the pnp transistor Q1 and the npn transistor Q2 can be mixed together. Moreover, since the buried layer 13 is shared to all transistors and is in the ground state, no isolation diffusion layer is required between the gate and the gate. In other words, I 2 L is the most versatile logic gate that requires neither resistance nor isolation.
종래의 I2L에서는 pnp 트랜지스터(Q1)의 에미터와 베이스 사이에 걸어준 전압의 크기에 따라서 게이트에 공급되는 전류의 크기가 정하여진다. 즉, pnp 트랜지스터(Q1)로부터 방출된 전류는 인접하고 있는 npn 트랜지스터(Q2)의 베이스 전류, 혹은 온(on) 상태에 있는 npn 트랜지스터(Q2)의 콜렉터로 공급된다. 따라서, pnp 트랜지스터(Q1)의 에미터를 그 기능을 따서 인젝터(injector)라고 부른다. I2L에서는 전류 공급이 pnp 트랜지스터(Q1)를 통하여 이루어지고, 또는 pnp 트랜지스터(Q1)의 콜렉터 전류는 베이스-에미터 전압에 지수함수적으로 변하므로 회로의 동작에 요구되는 조건에 맞추어서 매우 넓은 범위에서 전류 공급수준을 변화시킬 수가 있는 것이다.In the conventional I 2 L, the magnitude of the current supplied to the gate is determined according to the magnitude of the voltage applied between the emitter and the base of the pnp transistor Q1. That is, the current emitted from the pnp transistor Q1 is supplied to the base current of the adjacent npn transistor Q2 or the collector of the npn transistor Q2 in the on state. Thus, the emitter of the pnp transistor Q1 is called an injector after its function. At I 2 L the current is supplied through the pnp transistor Q1, or the collector current of the pnp transistor Q1 varies exponentially with the base-emitter voltage, which is very wide to meet the requirements of the circuit operation. It is possible to change the current supply level in the range.
그런데, 종래의 I2L에서는 npn 트랜지스터는 일반적인 바이폴라공정에서의 npn 트랜지스터에 비해 구조적으로 에미터와 콜렉터가 뒤바뀌었다는 큰 차이점이 있다. 이로 인하여 npn 트랜지스터의 역방향 전류이득이 매우 작다는 것이 큰 문제점으로 대두되어 왔다. 또한, 입력단자(IN)는 앞단의 출력단자(OUT)에 연결되어지며 하나의 인버터로 동작하게 된다. 그러므로, pnp 트랜지스터(Q1)는 동일한 구조의 앞단의 출력 npn 트랜지스터의 전류원으로서 동작하게 된다. npn 트랜지스터(Q2)의 베이스와 pnp 트랜지스터(Q1)의 콜렉터가 입력단자(IN)의 동일 전위로 형성된다. npn 트랜지스터(Q2)가 온(on)하는 조건에서 입력단자(IN)의 전압이 VBE(ON),npn으로 표시되고 또한 VBE(ON),pnp- VEC(SAT),pnp로 표시될 수 있다. 이때,VEC(SAT),pnp이 npn 트랜지스터(Q2)와 pnp 트랜지스터(Q1)의 턴온 전압의 차이로 규정되며 100mV 미만의 매우 적은 값으로 나타난다. 따라서, 도 3에 도시된 바와 같이, pnp 트랜지스터의 VEC(SAT)의 값이 낮아질수록 일정한 베이스전류(IB)에 대하여 콜렉터전류(IC)의 절대값, ??IC??가 감소하고 hfe가 낮아진다. 이로 인하여 pnp 트랜지스터의 에미터로 주입되는 전류 중에 베이스로 흘러나가는 전류손실 부분이 증가한다. 이는 npn 트랜지스터가 온 상태에서 베이스전류와 후단에서 이와 동일 방법으로 공급되어질 콜렉터전류와의 차이에 해당하며 이러한 차이를 극복하기 위해서는 npn 트랜지스터의 hfe가 충분히 높아야 하는데 이는 팬아웃(fan out)의 측면에서 심한 제약을 준다.However, in the conventional I 2 L, the npn transistor has a big difference that the emitter and the collector are structurally inverted compared to the npn transistor in the general bipolar process. For this reason, a large problem has arisen that the reverse current gain of the npn transistor is very small. In addition, the input terminal IN is connected to the output terminal OUT of the front end and operates as one inverter. Therefore, the pnp transistor Q1 operates as a current source of the output npn transistor of the preceding stage of the same structure. The base of the npn transistor Q2 and the collector of the pnp transistor Q1 are formed at the same potential of the input terminal IN. Under the condition that the npn transistor Q2 is on, the voltage of the input terminal IN is expressed as V BE (ON), npn and also as V BE (ON), pnp -V EC (SAT), pnp . Can be. At this time, V EC (SAT), pnp is defined as a difference between the turn-on voltages of the npn transistor Q2 and the pnp transistor Q1 and is represented by a very small value of less than 100 mV. Therefore, as shown in FIG. 3, as the value of V EC (SAT) of the pnp transistor decreases, the absolute value of the collector current I C , ?? I C ?? decreases for a constant base current I B. H fe becomes low. This increases the portion of the current loss flowing to the base during the current injected into the emitter of the pnp transistor. This corresponds to the difference between the base current when the npn transistor is turned on and the collector current to be supplied in the same way at the rear stage. To overcome this difference, the h fe of the npn transistor must be high enough. Gives severe constraints.
따라서, 본 발명의 목적은 I2L의 전류주입 손실을 최소화하여 동작 특성을 안정화시키도록 한 반도체소자를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a semiconductor device which stabilizes operating characteristics by minimizing current injection loss of I 2 L.
본 발명의 다른 목적은 팬아웃을 증가시키도록 한 반도체소자를 제공하는데 있다.Another object of the present invention is to provide a semiconductor device capable of increasing the fan out.
도 1은 종래 기술에 의한 I2L(integrated injection logic)용 반도체소자를 나타낸 단면도.Figure 1 is a sectional view of the semiconductor element for the I 2 L (integrated injection logic) according to the prior art.
도 2는 도 1의 등가회로도.2 is an equivalent circuit diagram of FIG. 1.
도 3은 도 1의 pnp 트랜지스터의 IC와 VEC의 관계를 나타낸 그래프.3 is a graph illustrating a relationship between I C and V EC of the pnp transistor of FIG. 1.
도 4는 본 발명에 의한 I2L용 반도체소자를 나타낸 단면도.4 is a cross-sectional view showing a semiconductor device for I 2 L according to the present invention.
도 5는 도 4의 등가회로도.5 is an equivalent circuit diagram of FIG. 4.
**** 도면의 주요 부분에 대한 부호의 설명 ******** Explanation of symbols for the main parts of the drawing ****
10: 기판 11: n- 에피층 13, 23: n+ 매몰층10: substrate 11: n- epi layer 13, 23: n + buried layer
15: n+ 확산층 17, 18: P형 확산층 19: n+ 확산층15: n + diffusion layer 17, 18: P-type diffusion layer 19: n + diffusion layer
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자는The semiconductor device according to the present invention for achieving the above object is
제 1 도전형 기판;A first conductivity type substrate;
상기 기판 상에 형성된 제 2 도전형 에피층;A second conductive epitaxial layer formed on the substrate;
전류주입용 pnp 트랜지스터의 전류손실을 줄여주기 위해 npn 트랜지스터를 위한 영역의 상기 기판과 상기 에피층 사이에 형성된 제 2 도전형 매몰층;A second conductivity type buried layer formed between the epi layer and the substrate in a region for an npn transistor to reduce current loss of a pnp transistor for current injection;
상기 pnp 트랜지스터의 에미터를 위한 영역의 상기 에피층 일부에 형성된 제 1 도전형 제 1 확산층;A first conductivity type first diffusion layer formed in a portion of the epi layer in a region for the emitter of the pnp transistor;
상기 npn 트랜지스터의 베이스를 위한 영역의 상기 매몰층 상의 에피층 일부에 형성된 1 도전형 제 2 확산층;A first conductivity type second diffusion layer formed in part of the epi layer on the buried layer in the region for the base of the npn transistor;
상기 npn 트랜지스터의 콜렉터를 위한 영역의 상기 제 2 확산층에 형성된 제 2 도전형 제 3 확산층; 그리고A second conductivity type third diffusion layer formed in the second diffusion layer in a region for the collector of the npn transistor; And
상기 매몰층에 전기적으로 연결되도록 상기 매몰층 상의 에피층에 깊게 형성된 제 2 도전형 제 4 확산층을 포함하는 것을 특징으로 한다.And a second conductivity type fourth diffusion layer deeply formed in the epi layer on the investment layer to be electrically connected to the investment layer.
따라서, 본 발명은 pnp 트랜지스터를 위한 부분의 기판과 에피층 사이에 매몰층을 형성하지 않음으로써 pnp 트랜지스터의 VEC(SAT)의 값을 증가시키고 pnp 트랜지스터의 hfe를 증가시켜 전류주입용 pnp 트랜지스터의 전류손실을 줄여준다. 또한, npn 트랜지스터의 동일 역방향 전류이득에 대하여 팬아웃을 증가시킨다.Accordingly, the present invention increases the value of V EC (SAT) of the pnp transistor and increases the h fe of the pnp transistor by not forming a buried layer between the substrate and the epi layer of the portion for the pnp transistor. Reduces current loss in Also, fanout is increased for the same reverse current gain of the npn transistor.
이하, 본 발명에 의한 반도체소자를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여하기로 한다.Hereinafter, a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same function as the conventional part.
도 4를 참조하면, 본 발명의 I2L은 제 1 도전형인 p형 실리콘재질의 기판(10) 상에 제 2 도전형인 n- 에피층(11)이 성장되고, npn 트랜지스터를 위한,기판(10)과 n- 에피층(11) 사이의 영역에 n+ 매몰층(23)이 형성되고, npn 트랜지스터를 위한 영역의 n- 에피층(11)에 n+형의 제 4 확산층(15)이 n+ 매몰층(13)에 연결되도록 확산되고, npn 트랜지스터를 위한 영역의 n- 에피층(11)에 p형의 제 2 확산층(18)이 n+ 매몰층(13)에 연결되지 않을 정도의 깊이로 확산되고, pnp 트랜지스터를 위한 영역의 n- 에피층(11)에 p형의 제 1 확산층(17)이 제 2 확산층(18)의 깊이와 동일 깊이로 확산되고, 확산층(18)에 n+형의 제 3 확산층(19)이 n- 에피층(11)에 연결되지 않을 정도의 깊이로 확산되는 구조로 이루어진다.Referring to FIG. 4, in the I 2 L of the present invention, a n- epi layer 11 of a second conductivity type is grown on a p-type silicon substrate 10 of a first conductivity type, and a substrate (for a npn transistor) An n + buried layer 23 is formed in the region between 10) and the n− epilayer 11, and an n + buried fourth diffusion layer 15 is n + buried in the n− epilayer 11 in the region for the npn transistor. Diffused so as to be connected to the layer 13, to a depth such that the p-type second diffusion layer 18 in the n− epi layer 11 in the region for the npn transistor is not connected to the n + buried layer 13 The p-type first diffusion layer 17 is diffused to the same depth as the depth of the second diffusion layer 18 in the n− epi layer 11 in the region for the pnp transistor, and the n + type third is diffused in the diffusion layer 18. The diffusion layer 19 has a structure in which the diffusion layer 19 is diffused to a depth such that it is not connected to the n- epi layer 11.
여기서, 제 1 확산층(17)이 전류주입용 pnp 트랜지스터의 에미터이고, n- 에피층(11)이 pnp 트랜지스터의 베이스와 npn 트랜지스터의 에미터로 함께 사용된다. 외부 콘택은 확산층(15)의 콘택으로 사용된다.Here, the first diffusion layer 17 is an emitter of the current injection pnp transistor, and the n− epi layer 11 is used together as the base of the pnp transistor and the emitter of the npn transistor. The outer contact is used as the contact of the diffusion layer 15.
또한 도 4의 단면 구조에 대한 등가 회로는 도 5에 도시된 바와 같이, 나타낼 수 있다. 즉, pnp 트랜지스터(Q11)의 에미터에 인젝션 저항(Rinj)을 거쳐 기준전압(Vref)이 인가되고, pnp 트랜지스터(Q11)의 콜렉터가 npn 트랜지스터(Q12)의 베이스에 연결되고, pnp 트랜지스터(Q11)의 베이스가 베이스저항(Rb)을 거쳐 접지되고, npn 트랜지스터(Q12)의 에미터도 접지된다. 또한, pnp 트랜지스터(Q11)의 콜렉터와 npn 트랜지스터(Q12)의 베이스 사이의 노드에 입력단자(IN)가 연결되고, npn 트랜지스터(Q2)의 콜렉터에 출력단자(OUT)가 연결된다.In addition, an equivalent circuit for the cross-sectional structure of FIG. 4 may be represented, as shown in FIG. 5. That is, the reference voltage Vref is applied to the emitter of the pnp transistor Q11 via the injection resistor Rinj, the collector of the pnp transistor Q11 is connected to the base of the npn transistor Q12, and the pnp transistor Q11 ) Is grounded through the base resistor Rb, and the emitter of the npn transistor Q12 is also grounded. In addition, an input terminal IN is connected to a node between the collector of the pnp transistor Q11 and the base of the npn transistor Q12, and an output terminal OUT is connected to the collector of the npn transistor Q2.
이와 같이 구성된 I2L에서는 pnp 트랜지스터(Q11)의 베이스저항(Bb)이 존재하는데 이는 종래와 달리 제 1 확산층(17) 아래의 에피층(11)에까지 매몰층(23)이연장하지 않았기 때문이다. 이로써, pnp 트랜지스터(Q11)의 VEC(SAT)가 종래에 비하여 베이스저항(Bb)의 양단에 걸리는 전압의 차이만큼 증가한다. 이는 pnp 트랜지스터(Q11)의 hfe를 종래에 비하여 증가시키고 나아가 pnp 트랜지스터(Q11)의 전류손실을 줄여준다. 또한, 동일한 npn 트랜지스터의 역방향 전류이득에 대하여 팬아웃을 증가시킨다. 아울러, 베이스 저항(Rb)이 에피-핀치(epi-pinch) 저항 구조를 가지므로 저항(Rs)이 2000∼10000(Ω/?)의 상당히 큰 값을 가지고 베이스 저항의 길이에 해당하는 pnp 트랜지스터의 베이스 폭(Wb) 부분에서 매몰층까지의 거리를 임의로 조절하여 설계할 수 있음으로써 베이스 저항(Rb)의 값을 조절할 수 있는 설계상의 장점을 갖는다.In the I 2 L configured as described above, the base resistance Bb of the pnp transistor Q11 exists because the buried layer 23 does not extend to the epi layer 11 under the first diffusion layer 17 unlike the conventional art. . As a result, V EC (SAT ) of the pnp transistor Q11 is increased by the difference in voltage across the base resistor Bb as compared with the conventional art. This increases the h fe of the pnp transistor Q11 as compared with the prior art and further reduces the current loss of the pnp transistor Q11. Also, fanout is increased for reverse current gain of the same npn transistor. In addition, since the base resistor Rb has an epi-pinch resistance structure, the resistor Rs has a fairly large value of 2000 to 10000 (? /?) And corresponds to the length of the base resistor. Since the distance from the base width (Wb) to the buried layer can be arbitrarily adjusted, the base resistor (Rb) has a design advantage that can be adjusted.
이상에서 살펴본 바와 같이, 본 발명에 의하면, I2L에 있어서 pnp 트랜지스터를 위한 P형 기판과 n- 에피층 사이에 n+ 매몰층을 형성하지 않고 npn 트랜지스터를 위한 기판과 n- 에피층 사이에만 n+ 매몰층을 형성한다. pnp 트랜지스터의 에미터를 위한 P형 확산층을 n- 에피층에 형성하고 아울러 npn 트랜지스터의 베이스를 위한 P형 확산층을 n+ 매몰층 상의 n- 에피층에 형성한다.As described above, according to the present invention, without forming an n + buried layer between the p-type substrate for the pnp transistor and the n− epilayer in I 2 L, only n + between the substrate for the npn transistor and the n− epilayer. A buried layer is formed. A P-type diffusion layer for the emitter of the pnp transistor is formed in the n− epilayer, and a P-type diffusion layer for the base of the npn transistor is formed in the n− epilayer on the n + buried layer.
따라서, 본 발명은 pnp 트랜지스터의 에미터를 위한 p형 확산층 아래의 n- 에피층에 n+ 매몰층을 형성하지 않으므로 베이스 저항에 걸리는 전압이 증가하고 나아가 pnp 트랜지스터의 VEC(SAT)이 그 만큼 증가한다. 이는 pnp 트랜지스터의 hfe를증가시켜 전류손실을 줄여주고 npn 트랜지스터의 동일 역방향 전류이득에 대하여 팬아웃을 증가시킨다.Therefore, since the present invention does not form an n + buried layer in the n− epilayer under the p-type diffusion layer for the emitter of the pnp transistor, the voltage applied to the base resistance increases and further, the V EC (SAT) of the pnp transistor increases by that much. do. This increases the hfe of the pnp transistor to reduce current loss and increases fanout for the same reverse current gain of the npn transistor.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990051886A KR100317609B1 (en) | 1999-11-22 | 1999-11-22 | semiconductor device |
Applications Claiming Priority (1)
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| KR1019990051886A KR100317609B1 (en) | 1999-11-22 | 1999-11-22 | semiconductor device |
Publications (2)
| Publication Number | Publication Date |
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Family
ID=19621154
Family Applications (1)
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| KR1019990051886A KR100317609B1 (en) | 1999-11-22 | 1999-11-22 | semiconductor device |
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|---|---|
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-
1999
- 1999-11-22 KR KR1019990051886A patent/KR100317609B1/en not_active IP Right Cessation
Also Published As
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|---|---|
| KR20010047589A (en) | 2001-06-15 |
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