KR100315424B1

KR100315424B1 - 고속의 데이터 송신을 위한 개선된 8비트/10비트 인코더

Info

Publication number: KR100315424B1
Application number: KR1019990061874A
Authority: KR
Inventors: 도한철; 이형호; 정보선; 박동선
Original assignee: 오길록; 한국전자통신연구원
Priority date: 1999-12-24
Filing date: 1999-12-24
Publication date: 2001-11-28
Also published as: KR20010063785A

Abstract

본 발명은 125MHz 이상의 동작 클럭 속도를 제공하도록 구현된 8B/10B 인코더에 관한 것으로, 본 발명에 의한 8B/10B 인코더는, 입력데이터를 소정의 제어신호와 함께 입력하고 5B/6B 분류 기능을 수행하는 8B/10B기능블록부, 상기 8B/10B기능블록부로부터 출력된 인코딩용 신호를 클럭에 동기하여 입력하는 디스패러티(disparity)계산블록부, 상기 8B/10B기능블록부 및 디스패러티계산블록부의 출력신호를 입력하고 이들 출력신호를 상기 클럭에 동기하여 한번 래치하는 제1버퍼, 상기 제1버퍼의 버퍼링 값을 5B/6B인코딩과 3B/4B인코딩으로 병렬 인코딩하는 8B/10B인코딩수단, 상기 8B/10B인코딩수단의 인코딩값과 디스패러티 계산값을 한 클럭으로 래치하는 제2버퍼를 구비하여, 8비트의 데이터를 바로 한 클럭에 동작하도록 하여 10비트의 데이터열을 생성해내고 고속의 코딩주기의 동작 속도를 만족시키기 위하여 파이프라이닝 기법을 적용하였다. 이로부터 보다 안정적이고 고속 동작을 보장하며, 회로구현시 타이밍 위반 사항 없이 동작시킬 수 있는 장점이 있다.

Description

고속의 데이터 송신을 위한 개선된 8비트/10비트 인코더{8B/10B encoder for high speed data transmit}

본 발명은 인코더(Encoder)에 관한 것으로, 특히 고속의 데이터 송신을 위하여 8비트 데이터를 받아 10비트 출력을 내도록 하는 8B/10B 인코더에 관한 것이다.

최근 급격한 증가 추세에 있는 통신 환경은 어플리케이션(Application)간의 통신을 주로 LAN(Local Area Network)에 의존하고 있으나, 기존 10Mbps 또는100Mbps급의 이더넷은 인터넷 사용자의 증가와 대용량 멀티미디어 데이터로 인한 트래픽(traffic)의 증가로 병목 현상을 나타내고 있다. 이러한 문제를 해결하고자 광선로를 통해 1Gbps급 속도를 제공하는 1000BASE-X 기가비트 이더넷 시스템이 개발되었다. 1000BASE-X 기가비트 이더넷 시스템의 물리계층은 PCS(Physical Coding Sublayer), PMA(Physical Media Attachment), 그리고 PMD(Physical Media Dependent) 기능 블록으로 구성된다. 이중 PCS 부계층의 송신부에서는 송신중에 발생할 수 있는 오류 검출과 상위 계층인 MAC(Media Access Control)과의 제어 동작, 그리고 DC 균형을 위해 8B/10B 인코더(Encoder)를 사용하게 된다.

여기서 8B/10B 인코더에 대한 종래의 기술은 바이트 레이트(Byte Rated) 클럭을 사용하였는데(미국등록특허 USP 4,486,739 참조), 이때 클럭 타이밍(clock timing) 처리가 중요하였기 때문에 동작 속도를 높이기 위해 많은 노력이 필요했다. 또한 동작 클럭 주파수 구조에 따라 오동작을 일으킬 수도 있게 된다. 그리고 기가비트(Gigabit) 이더넷 속도를 지원하기 위해서는 8B/10B 인코더 자체가 그 속도를 지원하지 못하기 때문에 적당한 게이트 로직(gate logic) 사이에 버퍼링(buffering)을 하는 파이프라이닝(pipe-lining) 기법 적용이 필수적인데, 기존의 방법은 동작 클럭의 유기성으로 인하여 파이프라이닝 기법 적용 자체에 어려움이 있었다. 이러한 이유로 125MHz 이상에서 동작해야 하는 기가비트 이더넷에 적용하기에 부적합하였다.

이와 같은 문제점에 대해 첨부도면을 참조하여 보다 구체적으로 살펴보면 다음과 같다.

도1은 종래에 제안된 8B/10B 인코더(101) 회로 구성도이다. 도1의 구성은, 제어신호(106)와 입력데이터[7:0](107)를 바이트 레이트(Byte Rated) 클럭(108)에 맞춰 출력데이터[9:0](109)로 내보내도록 설계되었다. 이때 5B/6B 기능블록(102)과 3B/4B 기능블록(103)의 게이트 출력을 디스패러티(disparity) 제어부(104)에서 바이트 레이트(Byte Rated) 클럭에 맞춰 입력 데이터에 대한 내부 변수를 계산하여 인코딩 스위치(105)로 전해주면 인코딩 스위치에서 5B/6B 인코더와 3B/4B 인코더의 결과를 바이트 레이트(Byte Rated) 클럭에 의해 동작시켜 8B/10B 인코딩으로 출력한다.

도2는 도1의 제안된 8B/10B 인코더(101)에 대한 타이밍도이다. 도2에서 바이트 레이트(Byte Rated) 클럭(201)에 따라 입력데이터[7:0](202)에서 출력데이터[9:0](203, 204)가 나오는 것을 볼 수 있다. 이때 5B/6B 인코더와 3B/4B 인코더가 별도의 클럭으로 동작하기 때문에 디스패러티(Disparity) 출력과 데이터 출력이 클럭에 영향을 받게 된다.

이와 같이 종래의 8B/10B 인코더는 저속에서 동작시킬 경우 클럭 타이밍(clock timing)에 신경 쓸 필요가 없지만 고속으로 갈수록 클럭 타이밍에 민감해지는 구조이기 때문에 안정적인 동작을 보장할 수가 없는 문제가 있어 왔다.

따라서 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 동작 클럭 구조를 바꾸고, 파이프라이닝 기법을 적용하여 동작 클럭 주파수를 높여 고속의 데이터 송신을 할 수 있도록 한 8B/10B 인코더를 제공함을 그 목적으로 한다.

또한 본 발명의 다른 목적은 안정적으로 125MHz 이상의 1000BASE-X 기가비트 이더넷 PCS 전송이 가능한 8B/10B 인코더를 제공함에 있다.

도 1은 종래의 기존 8B/10B 인코더 회로도,

도 2는 도 1의 인코더 타이밍도,

도 3은 본 발명에 의한 8B/10B 인코더 회로구성을 보여주는 실시예,

도 4는 도 3에 있어서 이전 데이터열과 현재 데이터열에서 신호의 타이밍도,

도 5는 본 발명에 의한 8B/10B 인코더의 디스패러티 계산 기능을 수행하는 세부 회로의 실시예.

상기 목적을 달성하기 위한 본 발명은, 8비트데이터를 입력받아 10비트데이터를 출력하는 8B/10B 인코더에 있어서, 입력데이터를 소정의 제어신호와 함께 입력하여 5B/6B 분류 및 반전출력을 계산하는 8B/10B기능블록부, 상기 8B/10B기능블록부의 출력 및 클럭에 응답하여 디스패러티를 생성 출력하는 디스패러티계산블록부, 상기 8B/10B기능블록부 및 디스패러티계산블록부의 출력신호를 입력하고 이들 출력신호를 상기 클럭에 동기하여 한번 래치하는 제1버퍼, 상기 제1버퍼의 버퍼링 값을 5B/6B인코딩과 3B/4B인코딩으로 병렬 인코딩하는 8B/10B인코딩수단, 및 상기 8B/10B인코딩수단의 인코딩값과 디스패러티계산값을 한 클럭으로 래치하는 제2버퍼를 구비함을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

설명에 앞서 본 발명에 의한 8B/10B인코더는, 고속의 코딩주기로 입력되는 데이터를 빠른 코딩주기 간격으로 8B/10B 인코딩을 하여 타이밍 위반 없이 처리할수 있도록 하였다. 그래서 이를 위하여 기존의 5B/6B 인코더와 3B4B 인코더로 나뉘어 동작하던 구조를 합쳐 한꺼번에 8비트 데이터를 받아 10비트 출력을 내도록 하는 구조로 바꾸고, 고속 데이터 처리를 보장하기 위하여 파이프라이닝 기법을 도입하여 처리하고, 기존의 바이트 레이트(Byte Rated) 클럭을 사용하여 디스패러티(disparity)를 처리하던 것을 한 클럭에 동작하도록 바꾸어 버퍼링하는 형식을 취하였다. 이렇게 함으로써 인코딩되어 나오는 값은 두 클럭 이상 지연이 생겼으나 안정적으로 125MHz 이상의 1000BASE-X 기가비트 이더넷 PCS 전송이 가능한 8B/10B 인코더의 구현이 가능함을 주목하여야 할 것이다.

도 3은 본 발명에 의한 8B/10B 인코더 회로도의 실시구성을 보여주고 있다. 도 3을 참조하면, 본 발명에 의한 8B/10B 인코더(301)는 입력데이터[7:0](303)와 제어신호(302)를 받아 출력데이터[9:0](310)와 디스패러티(DISPARITY)(311)를 출력한다. 제어신호(302)는 입력데이터[7:0]가 순수 데이터인지 송신 제어를 위한 신호인지를 나타내는 것으로 '0'이면 일반 데이터를, '1'이면 송신제어를 위한 제어 메시지임을 나타낸다. 8B/10B 인코더는 이 제어신호(302)를 참조하여 입력데이터[7:0]를 인코딩 한다.

본 발명에서 제안한 8B/10B 인코더 구조는, 5B/6B분류,L기능블록(314)과 반전출력 계산블록(315)을 갖는 8B/10B기능블럭(305)과, 디스패러티(disparity)를 계산하는 디스패러티계산블록(306), 이들을 한번 래치하는 첫번째 단 파이프라인 기능을 하는 버퍼1(307), 그리고 이의 결과를 5B/6B인코딩과 3B/4B인코딩을 병렬처리하기 위하여 5B/6B인코더(316) 및 3B/4B인코더(317)를 갖는 8B/10B인코더(308), 그리고 최종적으로 인코딩값과 디스패러티(disparity)계산값을 한 클럭으로 래치하는 마지막 파이프라인 기능을 하는 버퍼2(309)로 구성된다.

우선 입력 데이터에 대하여 인코더 기능을 수행하기 전에 디스패러티(disparity)와 인코딩 작업에 필요한 L 신호들(L signals)(312)과 출력값 반전 신호(INVERT)(313)와 같은 내부 신호를 출력하는 5B/6B분류,L기능블록(314)과 반전출력계산블록(315)으로 구성된 8B/10B 기능블록(305)의 작업을 수행하고 그 값과 더불어 디스패러티(Disparity)계산블록(306)에서 계산된 디스패러티(Disparity) 값을 1차로 버퍼1(307)에 저장한다. 이때 버퍼는 D 타입 플립-플롭(D-type flip-flop)을 사용하였다. 그후 버퍼1(307)에 저장된 값을 바탕으로 8B/10B 인코더(308)를 통해 10비트의 출력을 버퍼2(309)에 저장하고 클럭에 맞춰 출력데이터[9:0](310)와 디스패러티(DISPARITY)(311)를 내보낸다. 8B/10B 인코더(308)는 기존에 발명된 5B/6B 인코더(316)와 3B/4B 인코더(317)의 조합으로 이루어져 있다. 논리 게이트 몇 개로 구성된 인코더 자체도 고속의 데이터 처리를 보장하지 못하기 때문에 파이프라이닝 방식의 버퍼 처리를 통해 한번에 고속의 8B/10B 인코더 기능을 수행하게 된다. 종래의 방법에서는 기가비트 이더넷 속도를 맞추기 위해서 파이프라이닝 기법의 적용이 필수적임에도 불구하고 바이트 레이트(Byte Rated) 클럭의 제한으로 파이프라이닝 기법 적용에 어려움이 있었다. 하지만 본 발명은 인코더 수행을 위한 단계를 나눠 D 타입 플립-플롭을 이용한 버퍼를 삽입하는 방식의 파이프라이닝 기법을 적용하여 더 빠른 속도에서 안정된 8B/10B 인코딩 동작이 가능하다.

도 4는 상기 도 3의 8B/10B 인코더(301)의 이전 데이터열과 현재 데이터열에서 신호의 타이밍도를 보여주고 있다. 인코딩은 클럭(401)에 맞춰 계산 및 저장되며 입력되는 데이터(402)는 파이프라이닝 기법 적용으로 2 클럭 지연 후 10비트의 출력(403)으로 나타난다. 이때 계산된 디스패러티(Disparity) 값(404)도 같이 출력된다.

도 5는 개선된 8B/10B 인코더의 디스패러티(Disparity) 계산 기능에 대한 세부 회로도이다. 3B/4B 인코더와 5B/6B 인코더의 디스패러티(Disparity)를 계산하는 것으로 선로의 DC 균형을 맞추기 위하여 설계된 부분으로 이 값에 따라서 인코딩되는 값이 양의 값(+)이나 음의 값(-)으로 다르게 출력되게 되는데, 기존 발명(특허번호 : USP 4,486,739)에서 개선한 것이다.

5B/6B 분류, L기능블록(501)의 출력에서 L 뒤에 오는 숫자는 논리 '1'과 논리 '0'의 수를 의미한다. 즉 L31이라 하면 입력데이터[3:0]에서 논리 '1'의 개수가 3이고 논리 '0'의 개수가 1임을 의미한다.

동작은 우선 기존의 5B/6B 분류, L기능블록(501)을 통해 출력된 값과 입력데이터3(51), 입력데이터4(52), 제어신호(56)를 논리 게이트(502, 503, 504, 505, 506)을 거쳐 출력된 값을 논리합(OR)연산(509)하여 나온 출력값(550)은 기존 발명의 5B/6B 디스패러티(Disparity) 출력값을 나타낸다. 또한 이 출력값은 5B/6B를 통해 나온 값의 논리 부정(NOT) 여부를 계산할 때에도 사용된다. 그리고 입력데이터5(53), 입력데이터6(54), 입력데이터7(55)를 논리게이트(507, 508, 510)처리하여 나온 출력값(551)은 기존 발명의 3B/4B 디스패러티(Disparity) 출력값을 나타낸다. 그리고 이 출력값(551)은 3B/4B 인코딩된 값의 논리 부정(NOT) 여부를 계산하는데 사용된다. 이렇게 계산된 출력값(550,551)과 이전 디스패러티(Disparity)(58)를 배타적논리합(XOR) 연산(511, 512)하여 D 타입 플립-플롭(513)에 저장하여 5B/6B와 3B/4B의 디스패러티(Disparity) 연산을 한꺼번에 수행한다. 기존의 바이트 레이트(Byte Rated) 클럭을 사용하지 않고 한 클럭만에 디스패러티(Disparity)를 계산함으로써 8B/10B 인코더의 파이프라이닝을 원활하게 하여 기가비트 이더넷 PCS 송신을 위한 8B/10B 인코더를 구현할 수 있다.

상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명은, 125MHz 이상의 클럭 속도에서 고속의 데이터를 전송해야 하는 기가비트 이더넷 PCS 송신부에서 데이터를 정확히 8B/10B 인코딩하여 송신하는 새로운 방법으로 실제 ASIC 칩으로의 구현에 활용할 수 있다. 또한 라인 코딩 방식으로 8B/10B 코딩을 사용하는 여러 통신 시스템 환경에 용이하게 적용할 수 있는 효과가 있다.

Claims

8비트데이터를 입력받아 10비트데이터를 출력하는 8B/10B 인코더에 있어서,

입력데이터를 소정의 제어신호와 함께 입력하여 5B/6B 분류 및 반전출력을 계산하는 8B/10B기능블록부,

상기 8B/10B기능블록부의 출력 및 클럭에 응답하여 디스패러티를 생성 출력하는 디스패러티계산블록부,

상기 8B/10B기능블록부 및 디스패러티계산블록부의 출력신호를 입력하고 이들 출력신호를 상기 클럭에 동기하여 한번 래치하는 제1버퍼,

상기 제1버퍼의 버퍼링 값을 5B/6B인코딩과 3B/4B인코딩으로 병렬 인코딩하는 8B/10B인코딩수단, 및

상기 8B/10B인코딩수단의 인코딩값과 디스패러티계산값을 한 클럭으로 래치하는 제2버퍼

를 구비함을 특징으로 하는 8B/10B 인코더.
제1항에 있어서,

상기 제1 및 제2버퍼가 파이프라이닝 방식처리가 이루어지도록 클럭동기형 디플립플롭으로 구성됨을 특징으로 하는 8B/10B인코더.
제1항 또는 제2항에 있어서,

상기 제어신호는 상기 입력데이타가 순수데이타인지 또는 송신제어를 위한 신호인지를 나타내는 신호임을 특징으로 하는 8B/10B인코더.
제1항에 있어서,

상기 8B/10B기능블록부가,

입력데이타에 대한 5B/6B 분류 및 인코딩용 신호 발생블록과, 반전출력을 계산하는 반전출력계산블록으로 구성됨을 특징으로 하는 8B/10B인코더.
제1항에 있어서,

상기 8B/10B인코딩수단이, 5B/6B인코더와 3B/4B인코더로 조합 구성됨을 특징으로 하는 8B/10B인코더.
제4항에 있어서,

디스패러티계산블록부가,

5B/6B 디스패러티 출력값과 3B/4B 디스패러티 출력값을 생성하고 이들을 이전 디스페러티와 논리연산한 후 디플립플롭에 저장하여 5B/6B와 3B/4B의 디스패러티 연산을 동시에 수행하는 것을 특징으로 하는 8B/10B인코더.