KR100313509B1 - Reset gate biasing circuit for solid image pickup device - Google Patents

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Abstract

본 발명은 고체촬상소자의 리셋 게이트 바이어싱회로에 관한 것으로, 종래의 기술에 있어서 고체촬상소자에서 사용하는 신호검출방식 중 많이 사용하는 플로팅 확산(Floating Diffusion : FD)에 의한 신호검출방식은 FD에 전송되어 오는 전하를 FD에 연결된 센스앰프에 의해 검출하고, 일단 검출된 신호는 다음의 검출을 위해 FD쪽의 신호전하를 리셋 드레인으로 완전히 리셋 시켜야 되는데, 리셋 효과가 떨어지는 경우 다음 단계에서 전송되는 전하가 남아있는 전하와 혼합됨으로써 영상 노이즈를 일으키며, 또한 저조도 시의 신호전하 검출능력과 리셋 효과가 떨어지는 경우 남아있는 전하는 다음 단계에 전송되어 오는 전하에 큰 부분(Portion)을 차지함으로써, 영상 노이즈에 많은 영향을 미치는 문제점이 있었다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reset gate biasing circuit of a solid state image pickup device. In the related art, a signal detection method by floating diffusion (FD), which is used among the signal detection methods used in a solid state image pickup device, is applied to an FD. The transferred charge is detected by the sense amplifier connected to the FD, and once detected, the signal charge on the FD side must be completely reset to the reset drain for the next detection. Is mixed with the remaining charges to cause image noise. Also, when the signal charge detection capability and reset effect of the low light are inferior, the remaining charge occupies a large portion of the charge transferred to the next step, thereby increasing the amount of image noise. There was a problem affecting.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 리셋 게이트의 동작 시 외부에서 인가하는 RG 클럭의 전압차가 작아 충분한 리셋 트랜지스터의 동작 바이어싱이 아닐 경우에도 충분한 바이어싱이 될 수 있도록 함으로써, 효과적인 리셋 작용을 하게 하고, 이로 인해 리셋 노이즈를 제거할 수 있게 되고, 또한 트랜지스터의 동작 특성의 제어로 외부 인가 RG 클럭의 전압을 낮출 수 있어 전력소모를 줄일 수 있는 효과가 있다.Accordingly, the present invention has been devised to solve the above-mentioned conventional problems, and the voltage difference of the RG clock applied externally during the operation of the reset gate is small so that sufficient biasing may be obtained even when the operation of the reset transistor is not sufficient. By doing so, it is possible to perform an effective reset action, thereby eliminating the reset noise, and also to reduce the power consumption by reducing the voltage of the externally applied RG clock by controlling the operating characteristics of the transistor.

Description

고체촬상소자의 리셋 게이트 바이어싱회로{RESET GATE BIASING CIRCUIT FOR SOLID IMAGE PICKUP DEVICE}RESET GATE BIASING CIRCUIT FOR SOLID IMAGE PICKUP DEVICE}

본 발명은 고체촬상소자의 리셋 게이트 바이어싱회로에 관한 것으로, 특히 리셋 게이트의 동작 시 바이어스 전압을 높여줌으로써, 효과적인 리셋 작용에 의한 영상 센싱 노이즈를 차단하도록 하는 고체촬상소자의 리셋 게이트 바이어싱회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reset gate biasing circuit of a solid state image pickup device, and more particularly, to a reset gate biasing circuit of a solid state image pickup device to block image sensing noise caused by an effective reset action by increasing a bias voltage during the operation of the reset gate. It is about.

도 1은 종래 고체촬상소자의 리셋 게이트 바이어싱회로의 구성을 보인 예시도로서, 이에 도시된 바와 같이 리셋 트랜지스터(30)의 리셋 게이트(RESET GATE, 이하 'RG'라 함)에 직접적으로 RG 패드(10)를 통해 도 2에 도시된 바와 같은 RG 클럭에 의한 바이어스가 인가되도록 하고, 플로팅 확산(Floating Diffusion;FD)에 전송되어 오는 전하를 FD에 연결된 센스앰프(20)에 의해 검출하며, 일단 검출된 신호는 다음의 검출을 위해 FD쪽의 신호전하를 리셋 드레인(RD)으로 완전히 리셋 시켜야 되는데, 도 3에 도시된 바와 같이 리셋 트랜지스터(30)의 동작 특성은 도2에 도시된 RG 클럭 바이어스가 '0V' 또는 '5V'로 인가되는 경우 리셋 트랜지스터의 동작 특성에 의해 리셋 효과가 충분하지 못하는 경우가 있게 되고, 이에따라 리셋이 되지 못한 잔존 전하가 다음 단계에 전송되는 전하와 혼합되어 영상 노이즈로 작용하게 되며, 특히 이것은 전하의 양이 적은 저조도 시에 큰 노이즈 부분으로 차지할 수 있기 때문에 리셋 트랜지스터(30)의 충분한 바이어싱으로 효과적인 리셋을 위해 인가 전압의 차(delta V)를 크게 한다.FIG. 1 is a diagram illustrating a configuration of a reset gate biasing circuit of a conventional solid state image pickup device. As shown in FIG. 1, an RG pad is directly connected to a reset gate of the reset transistor 30. (10) allows bias by the RG clock as shown in FIG. 2 to be applied, and detects the charge transferred to the floating diffusion (FD) by the sense amplifier 20 connected to the FD. The detected signal needs to completely reset the signal charge on the FD side to the reset drain RD for the next detection. As shown in FIG. 3, an operating characteristic of the reset transistor 30 is RG clock bias shown in FIG. 2. Is applied as '0V' or '5V', the reset effect may not be sufficient due to the operation characteristics of the reset transistor. Accordingly, the remaining charge that is not reset is transferred to the next step. And it acts as image noise, especially since it can occupy a large portion of noise in low light with a small amount of charge, and due to sufficient biasing of the reset transistor 30, the difference in applied voltage (delta V) for effective reset Increase

상기의 이유를 도 4를 참조하여 설명하면 다음과 같다.The above reason will be described with reference to FIG. 4.

도 4는 RG클럭 바이어스 차에 의한 리셋 트랜지스터의 동작 특성을 보인 표로서, 이에 도시된 바와 같이 특성곡선1과 특성곡선2를 비교하여 보면, 먼저 두 특성곡선 의 a점 전압과 b점 전압이 각각 5V 및 7V라 가정하면 특성곡선1은 5V와 7V에서 리셋 동작이 완전히 되어 delta V=5 이상일 때 리셋 동작을 시켜도 되지만, 특성곡선2는 7V에서만 정상적인 리셋 동작을 함으로, delta V=7 이상일 때 리셋 동작을 시켜야 되어 상기 도 1의 B점에 인가되는 delta V는 클수록 동작 마진(margin)이 크다.FIG. 4 is a table showing the operation characteristics of the reset transistor based on the RG clock bias difference. As shown in FIG. 4, when the characteristic curve 1 and the characteristic curve 2 are compared, first, the a point voltage and the b point voltage of the two characteristic curves are respectively shown. Assuming 5V and 7V, characteristic curve 1 can be reset at 5V and 7V and reset when delta V = 5 or more.However, characteristic curve 2 performs normal reset only at 7V, so reset when delta V = 7 or more. The larger the delta V applied to the point B of FIG. 1 is, the larger the operating margin is.

상기에서와 같이 종래의 기술에 있어서 고체촬상소자에서 사용하는 신호검출방식 중 많이 사용하는 플로팅 확산(Floating Diffusion : FD)에 의한 신호검출방식은 FD에 전송되어 오는 전하를 FD에 연결된 센스앰프에 의해 검출하고, 일단 검출된 신호는 다음의 검출을 위해 FD쪽의 신호전하를 리셋 드레인으로 완전히 리셋 시켜야 되는데, 리셋 효과가 떨어지는 경우 다음 단계에서 전송되는 전하가 남아있는 전하와 혼합됨으로써 영상 노이즈를 일으키며, 또한 저조도 시의 신호전하 검출능력과 리셋 효과가 떨어지는 경우 남아있는 전하는 다음 단계에 전송되어 오는 전하에 큰 부분(Portion)을 차지함으로써, 영상 노이즈에 많은 영향을 미치는 문제점이 있었다.As described above, in the conventional technology, a signal detection method using floating diffusion (FD) among the signal detection methods used in the solid state imaging device is performed by a sense amplifier connected to the FD. Once the signal is detected, the signal charge on the FD side must be completely reset to the reset drain for the next detection. When the reset effect is reduced, the transferred charge is mixed with the remaining charge in the next step, causing image noise. In addition, when the signal charge detection capability and reset effect at low light are inferior, the remaining charge occupies a large portion of the charge transferred to the next step, thereby affecting image noise.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 외부에서 인가하는 RG 클럭의 전압차(delta V)가 작아 충분한 트랜지스터의 동작 바이어싱이 아닐 경우에도 충분하게 바이어싱이 되도록 하는 회로를 제공함에 그목적이 있다.Accordingly, the present invention was devised to solve the above-mentioned conventional problems, and is sufficiently biased even when the voltage difference (delta V) of the RG clock applied from the outside is small so that the operation bias of the transistor is not sufficient. The purpose is to provide a circuit.

도 1은 종래 고체촬상소자의 리셋 게이트 바이어싱회로의 구성을 보인 예시도.1 is an exemplary view showing the configuration of a reset gate biasing circuit of a conventional solid state image pickup device.

도 2는 도 1의 RG 패드에서 출력되는 클럭 신호를 보인 파형도.FIG. 2 is a waveform diagram illustrating a clock signal output from the RG pad of FIG. 1. FIG.

도 3은 도 1의 리셋 트랜지스터의 I-V 특성곡선의 예를 보인 그래프.3 is a graph illustrating an example of an I-V characteristic curve of the reset transistor of FIG. 1.

도 4는 종래 RG클럭 바이어스 차에 의한 리셋 트랜지스터의 동작 특성을 보인 표.Figure 4 is a table showing the operation characteristics of the reset transistor by the conventional RG clock bias difference.

도 5는 본 발명 고체촬상소자의 리셋 게이트 바이어싱회로의 구성을 보인 예시도.5 is an exemplary view showing a configuration of a reset gate biasing circuit of the solid state image pickup device of the present invention.

도 6은 도 5에서 전압제어부 동작의 일실시예를 보인 표.FIG. 6 is a table illustrating an embodiment of an operation of a voltage controller in FIG. 5.

도 7은 본 발명의 또 다른 일실시예의 구성을 보인 예시도.7 is an exemplary view showing a configuration of another embodiment of the present invention.

*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***

10 : RG 패드 20 : 센스앰프10: RG pad 20: sense amplifier

30 : 리셋 트랜지스터 40, 50 : 전압제어부30: reset transistor 40, 50: voltage control unit

TR1 : 엔-모스 트랜지스터 R1∼Rx : 저항I1 : 인버터TR1: N-MOS transistor R1 to Rx: resistor I1: inverter

이와 같은 목적을 달성하기 위한 본 발명 고체촬상소자의 리셋 게이트 바이어싱회로의 구성은, 전위 우물을 이용하여 전하를 전송하는 플로팅 확산부분(FD)과, 상기 FD에 존재하는 전하를 리셋 시키기 위한 리셋 게이트(RG)와, 상기 FD에 존재하는 전하를 드레인시키는 리셋 드레인(RD)으로 구성된 리셋 트랜지스터와; 상기 리셋 트랜지스터의 FD에 직접 연결되어 상기 FD에 존재하는 전하의 전압차에 의해 센싱되는 센스앰프와; 상기 센스앰프에서 검출된 신호는 다음 신호 검출을 위해 FD쪽의 전하를 리셋 드레인으로 리셋 시키기 위한 클럭신호를 출력하는 RG 패드와; 상기 RG 패드로부터 출력되는 클럭신호를 입력받아 이 클럭신호의 입력레벨에 따라 상기 리셋 트랜지스터의 RG로 인가되는 전압을 조절하여 출력하는 전압제어부로 구성한 것을 특징으로 한다.The configuration of the reset gate biasing circuit of the solid-state image pickup device of the present invention for achieving the above object includes a floating diffusion portion (FD) for transferring charges using a potential well and a reset for resetting charges existing in the FD. A reset transistor comprising a gate (RG) and a reset drain (RD) for draining the charge present in the FD; A sense amplifier connected directly to the FD of the reset transistor and sensed by a voltage difference of charge present in the FD; The signal detected by the sense amplifier includes an RG pad for outputting a clock signal for resetting the charge on the FD side to the reset drain for the next signal detection; And a voltage control unit which receives a clock signal output from the RG pad and adjusts and outputs a voltage applied to the RG of the reset transistor according to the input level of the clock signal.

상기 전압제어부는 게이트를 RG 패드의 출력단에 연결한 엔-모스 트랜지스터의 소오스를 접지에 연결하고, 전원전압에 연결된 최전단 저항의 일측과 직렬로 연결된 복수개의 저항 중 최종단 저항의 일측을 접지에 연결하며, 상기 최종단 저항의 타측을 상기 엔-모스 트랜지스터의 드레인 및 리셋 트랜지스터의 RG에 연결하여 구성한 것을 특징으로 한다.The voltage control unit connects a source of an N-MOS transistor having a gate connected to the output terminal of the RG pad to ground, and connects one side of the last terminal resistor among the plurality of resistors connected in series with one side of the foremost resistor connected to the power supply voltage to ground. And the other side of the final stage resistor is connected to the drain of the N-MOS transistor and the RG of the reset transistor.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명 고체촬상소자의 리셋 게이트 바이어싱회로의 구성을 보인 예시도로서, 이에 도시한 바와 같이 전위 우물을 이용하여 전하를 전송하는 플로우팅 확산부분(FD)과, 상기 FD에 존재하는 전하를 리셋 시키기 위한 리셋 게이트(RG)와, 상기 FD에 존재하는 전하를 드레인시키는 리셋 드레인(RD)으로 구성된 리셋 트랜지스터(30)와; 상기 리셋 트랜지스터(30)의 FD에 직접 연결되어 상기 FD에 존재하는 전하의 전압차에 의해 센싱되는 센스앰프(20)와; 상기 센스앰프(20)에서 검출된 신호는 다음 신호 검출을 위해 FD쪽의 전하를 리셋 드레인(RD)으로 리셋 시키기 위한 클럭신호를 출력하는 RG 패드(10)와; 상기 RG 패드(10)로부터 출력되는 클럭신호를 입력받아 이 클럭신호의 입력레벨에 따라 상기 리셋 트랜지스터(30)의 RG로 인가되는 전압을 조절하여 출력하는 전압제어부(40)로 구성하며, 상기 전압제어부(40)는 게이트를 RG 패드(10)의 출력단에 연결한 엔-모스 트랜지스터(TR1)의 소오스를 접지에 연결하고, 전원전압(VDD)에 연결된 최전단 저항(R1)의 일측과 직렬로 연결된 복수개의 저항(R1∼Rx) 중 최종단 저항(Rx)의 일측을 접지에 연결하며, 상기 최종단 저항(Rx)의 타측을 상기 엔-모스 트랜지스터(TR1)의 드레인 및 리셋 트랜지스터(30)의 RG에 연결하여 구성한다.5 is an exemplary view showing the configuration of a reset gate biasing circuit of the solid state image pickup device according to the present invention. As shown in FIG. 5, a floating diffusion portion FD for transferring charge using a potential well and A reset transistor (30) comprising a reset gate (RG) for resetting charges and a reset drain (RD) for draining charges present in the FD; A sense amplifier 20 connected directly to the FD of the reset transistor 30 and sensed by the voltage difference of the charge present in the FD; The signal detected by the sense amplifier (20) is an RG pad (10) for outputting a clock signal for resetting the charge on the FD side to the reset drain (RD) for the next signal detection; The voltage control unit 40 receives the clock signal output from the RG pad 10 and adjusts the voltage applied to the RG of the reset transistor 30 according to the input level of the clock signal. The controller 40 connects the source of the N-MOS transistor TR1 having its gate connected to the output terminal of the RG pad 10 to ground, and is connected in series with one side of the foremost resistor R1 connected to the power supply voltage VDD. One side of the last stage resistor Rx is connected to ground among the plurality of connected resistors R1 to Rx, and the other side of the final stage resistor Rx is connected to the drain and reset transistor 30 of the N-MOS transistor TR1. Configure by connecting to RG.

이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정을 참부한 도면을 참조하여 설명하면 다음과 같다.Referring to the drawings refer to the operation of the embodiment according to the present invention configured as described above are as follows.

도 6은 도 5에서 전압제어부 동작의 일실시예를 보인 표로서, 이에 도시한 바와 같이 전압제어부(40)의 엔-모스 트랜지스터(TR1)로 RG 패드(10)로부터 도 2에 도시된 바와 같은 클럭신호가 입력되면 0V일 경우 상기 엔-모스 트랜지스터(TR1)는 오프(OFF)되어 노드1의 전압은 하이가 되고, 이 하이전압은 리셋 트랜지스터(30)의RG로 입력되어 리셋 동작을 하도록 한다.FIG. 6 is a table illustrating an example of an operation of the voltage controller in FIG. 5, and as shown in FIG. 2 from the RG pad 10 to the N-MOS transistor TR1 of the voltage controller 40. When the clock signal is input, the N-MOS transistor TR1 is turned off when the voltage is 0V, and the voltage of the node 1 becomes high. The high voltage is input to the RG of the reset transistor 30 to perform a reset operation. .

만약, 상기 RG 패드(10)로부터 입력되는 클럭신호의 전압이 5V일 경우에는 상기 엔-모스 트랜지스터(TR1)는 턴-온되어 상기 노드1의 전압은 로우(0V)가 되며, 이로 인해 리셋 트랜지스터(30)의 리셋 동작을 중지시킨다. 상기에서 RG패드(10)로 부터 입력되는 클럭신호는 엔-모스 트랜지스터(TR1)에서 반전되어 노드1에 나타나므로, 상기 클럭신호를 반전하여 상기 RG패드(10)에 인가하면 된다.If the voltage of the clock signal input from the RG pad 10 is 5V, the N-MOS transistor TR1 is turned on so that the voltage of the node 1 becomes low (0V). The reset operation of 30 is stopped. Since the clock signal input from the RG pad 10 is inverted by the N-MOS transistor TR1 and appears at the node 1, the clock signal may be inverted and applied to the RG pad 10.

또한, 상기 RG패드(10)에 인가되는 클럭신호를 반전하지 않고, 도 7에 도시한 바와 같이 전압제어부(50)의 노드1에 나타나는 신호가 인버터(I1)를 통해 반전되어 리셋 트랜지스터(30)의 RG에 입력되게 하더라도 동일한 동작이 가능하다.In addition, as shown in FIG. 7, the signal appearing at node 1 of the voltage controller 50 is inverted through the inverter I1 without inverting the clock signal applied to the RG pad 10. The same operation is possible even if it is input to RG of.

이상에서 설명한 바와 같이 본 발명 고체촬상소자의 리셋 게이트 바이어싱회로는 외부에서 인가하는 RG 클럭의 전압차가 작아 충분한 리셋 트랜지스터의 동작 바이어싱이 아닐 경우에도 충분한 바이어싱이 될 수 있도록 함으로써, 효과적인 리셋 작용을 하게 하고, 이로 인해 리셋 노이즈를 제거할 수 있게 되고, 또한 트랜지스터의 동작 특성의 제어로 외부 인가 RG 클럭의 전압을 낮출 수 있어 전력소모를 줄일 수 있는 효과가 있다.As described above, the reset gate biasing circuit of the solid-state image pickup device of the present invention has a small voltage difference between the RG clock applied from the outside so that sufficient biasing can be achieved even when operation biasing of the reset transistor is not sufficient. As a result, the reset noise can be eliminated, and the voltage of the externally applied RG clock can be reduced by controlling the operating characteristics of the transistor, thereby reducing power consumption.

Claims (2)

전위 우물을 이용하여 전하를 전송하는 플로우팅 확산부분(FD)과, 상기 FD에 존재하는 전하를 리셋 시키기 위한 리셋 게이트(RG)와, 상기 FD에 존재하는 전하를 드레인시키는 리셋 드레인(RD)으로 구성된 리셋 트랜지스터와; 상기 리셋 트랜지스터의 FD에 직접 연결되어 상기 FD에 존재하는 전하의 전압차에 의해 센싱되는 센스앰프와; 상기 센스앰프에서 검출된 신호는 다음 신호 검출을 위해 FD쪽의 전하를 리셋 드레인으로 리셋 시키기 위한 클럭신호를 출력하는 RG 패드로 구성된 고체 촬상소자의 리셋게이트 바이어싱 회로에 있어서, 상기 RG 패드로부터 출력되는 클럭신호가 엔-모스 트랜지스터의 게이트에 인가되게 접속하여, 그의 소오스를 접지에 연결하고, 전원전압에 연결된 최전단 저항의 일측과 직렬로 연결된 복수개의 저항 중 최종단 저항의 일측을 접지에 연결하며, 상기 최종단 저항의 타측 접속점을 상기 엔-모스 트랜지스터의 드레인에 접속함과 아울러 상기 리셋 트랜지스터의 RG에 연결하여 구성한 것을 특징으로 하는 고체촬상소자의 리셋 게이트 바이어싱회로.A floating diffusion portion FD for transferring charge using a potential well, a reset gate RG for resetting the charge present in the FD, and a reset drain RD for draining the charge present in the FD. A configured reset transistor; A sense amplifier connected directly to the FD of the reset transistor and sensed by a voltage difference of charge present in the FD; In the reset gate biasing circuit of a solid-state image pickup device comprising a RG pad for outputting a clock signal for resetting the charge on the FD side to the reset drain for the next signal detection, the signal detected by the sense amplifier, the output from the RG pad Connect the clock signal to be applied to the gate of the N-MOS transistor, connect its source to ground, and connect one side of the last resistor among the plurality of resistors connected in series with one side of the foremost resistor connected to the power supply voltage to ground. And the other end connection point of the last stage resistor is connected to the drain of the N-MOS transistor, and is connected to the RG of the reset transistor, wherein the reset gate biasing circuit of the solid state image pickup device. 제1항에 있어서, 최종단 저항의 타측 접속점을 인버터를 통해 리셋 트랜지스터의 RG에 연결하여 구성한 것을 특징으로 하는 고체촬상소자의 리셋 게이트 바이어싱회로.The reset gate biasing circuit of a solid state image pickup device according to claim 1, wherein the other connection point of the final stage resistor is connected to the RG of the reset transistor through an inverter.
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