KR100312977B1 - Semiconductor device manufacturing method - Google Patents
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Abstract
본 발명은 잡음을 제거하기 위하여 ESD가 유입되는 패드와 ESD 보호 회로 사이에 형성되는 폴리실리콘막 저항에서 발생하는 열을 효과적으로 분산시킬 수 있는 반도체 소자 제조 방법에 관한 것으로, ESD가 유입되는 패드와 ESD 보호회로 사이의 형성된 폴리실리콘막 저항에서 발생하는 열량을 분산시키기 위하여, 패드와 회로 사이를 연결하는 금속막과 폴리실리콘 저항을 적어도 한층의 실리사이드(silicide)를 경유하여 연결하는 반도체 소자 제조 방법을 제공하는데 그 특징이 있다.The present invention relates to a semiconductor device manufacturing method that can effectively dissipate the heat generated from the polysilicon film resistance formed between the pad and the ESD protection circuit, the ESD is introduced to remove the noise, the pad and ESD is introduced ESD In order to disperse the heat generated in the resistance of the polysilicon film formed between the protective circuit, to provide a semiconductor device manufacturing method for connecting the metal film and the polysilicon resistance between the pad and the circuit via at least one silicide (silicide) There is a characteristic.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, ESD가 유입되는 패드와 ESD 보호 회로 사이에 형성되는 폴리실리콘막 저항에서 발생하는 열을 효과적으로 분산시킬 수 있는 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a semiconductor device manufacturing method capable of effectively dissipating heat generated from a polysilicon film resistance formed between an ESD inflow pad and an ESD protection circuit.
도1은 ESD(electrostatic discharge) 보호 회로도이고, 도2a는 ESD 보호회로도의 패드(p)와 보호회로 사이의 연결 관계를 보이는 레이아웃(layout)이며 도2b는 도2a의 A-A' 선을 따른 단면도이다.1 is an electrostatic discharge (ESD) protection circuit diagram, FIG. 2A is a layout showing a connection relationship between a pad p and a protection circuit of the ESD protection circuit diagram, and FIG. 2B is a cross-sectional view along the AA ′ line of FIG. 2A. .
종래의 SRAM에 사용되는 ESD(electrostatic discharge) 보호회로에서는 패드(p)와 보호회로를 금속(M2)으로 연결하였다. 이 경우 외부로부터의 잡음(noise)이 여과없이 회로 내부로 전달되며 특히 패드(P)에 음 전압이 인가될 경우 ESD 보호회로의 n+/p웰 접합이 턴온(turn on)되어 다량의 전자들이 기판으로 주입되고, 주입된 전자들이 메모리 셀(memory cell)까지 침투하여 저장된 데이터를 유실시키는 VILL(input voltage low limit) 문제를 유발한다.In the electrostatic discharge (ESD) protection circuit used in the conventional SRAM, the pad p and the protection circuit are connected by a metal M2. In this case, noise from the outside is transferred into the circuit without filtration, especially when a negative voltage is applied to the pad P, and the n + / p well junction of the ESD protection circuit is turned on to generate a large amount of electrons. Injected into the substrate, the injected electrons penetrate into the memory cell and cause an input voltage low limit (VILL) problem in which stored data is lost.
이러한 VILL 문제를 해결하기 위하여 패드와 회로 사이에 폴리실리콘막(P1)으로 저항을 형성하여, 패드 PAD(p)에서 유입되는 잡음을 차단시키는 방법이 제시되었다. 전술한 바와 같이 폴리실리콘막(P1)으로 저항을 형성하는 구조에서는 높은 전압이 인가될 때 ESD 보호회로와 패드 사이에 높은 열이 발생하여 ESD 단선 문제를 유발하고 있다.In order to solve the VILL problem, a method of blocking a noise flowing from the pad PAD (p) by forming a resistor with a polysilicon film P1 between the pad and the circuit has been proposed. As described above, in a structure in which a resistance is formed of the polysilicon layer P1, high heat is generated between the ESD protection circuit and the pad when a high voltage is applied, thereby causing an ESD disconnection problem.
이와 같은 문제를 해결하기 위하여, 도2a 및 도2b에서와 같이 패드와 회로 사이를 연결하는 금속막(M2)과 저항을 이루는 폴리실리콘막(P1)이 연결배선(interconnection line)인 금속막(M1)을 경유하여 연결되도록 함으로써 ESD 보호회로와 패드 사이의 폴리실리콘막 저항을 조절하여 발생되는 열량을 줄이는 방법도 제시되고 있으나, 그 조절에는 한계가 있어 단선의 발생을 근본적으로 억제할 수 없다.In order to solve this problem, as shown in FIGS. 2A and 2B, the metal film M1 connecting the pad and the circuit and the polysilicon film P1 forming the resistance are the metal film M1 which is an interconnection line. Also, a method of reducing the amount of heat generated by controlling the resistance of the polysilicon film between the ESD protection circuit and the pad by making the connection through) is limited.
도3a 및 도3b는 ESD 보호회로와 패드 사이에 발생하는 높은 열로 인하여 ESD 단선이 나타난 상태를 보이는 SEM 사진으로서, 도3a는 /CS1(chip select bar) 핀(pin) 부분을 보이고, 도3b는 /OE (out enable bar) 핀 부분을 보인다.3A and 3B are SEM photographs showing ESD disconnection due to high heat generated between the ESD protection circuit and the pad. FIG. 3A shows a chip select bar (/ CS1) pin portion. Show the / OE (out enable bar) pin section.
ESD 보호회로와 패드 사이에 높은 열이 발생하는 것을 억제하기 위해서는 유입되는 전하량을 줄이거나 저항을 변화시켜야 하는데, 제1 폴리실리콘막(P1)의 면적을 증가시켜 원하는 저항값을 얻는 방법은 설계상 한계가 있다.In order to suppress the high heat generated between the ESD protection circuit and the pad, the amount of incoming charge or the resistance must be reduced.However, the method of obtaining the desired resistance by increasing the area of the first polysilicon film P1 is designed. There is a limit.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 잡음을 제거하기 위하여 ESD가 유입되는 패드와 ESD 보호 회로 사이에 형성되는 폴리실리콘막 저항에서 발생하는 열을 효과적으로 분산시킬 수 있는 반도체 소자 제조 방법 제공하는데 그 목적이 있다.The present invention devised to solve the above problems provides a semiconductor device manufacturing method that can effectively dissipate the heat generated in the polysilicon film resistance formed between the pad and the ESD protection circuit to which the ESD is introduced to remove the noise Its purpose is to.
도1은 ESD 보호 회로도이고,1 is an ESD protection circuit diagram,
도2a는 ESD 보호 회로도의 패드와 보호회로 사이의 연결 관계를 보이는 레이아웃,Figure 2a is a layout showing the connection between the pad and the protection circuit of the ESD protection circuit diagram,
도2b는 도2a의 A-A' 선을 따른 단면도,FIG. 2B is a cross-sectional view along the line AA ′ of FIG. 2A;
도3a 및 도3b는 ESD 보호회로와 패드 사이에 발생하는 높은 열로 인하여 ESD 단선이 나타난 상태를 보이는 SEM 사진,3A and 3B are SEM photographs showing ESD disconnection due to high heat generated between the ESD protection circuit and the pad;
도4a는 본 발명의 일실시예에 따른 ESD 보호회로도의 패드와 보호회로 사이의 연결 관계를 보이는 레이아웃,4A is a layout showing a connection relationship between a pad and a protection circuit in an ESD protection circuit according to an embodiment of the present invention;
도4b는 도4a의 B-B' 선을 따른 단면도.4B is a cross-sectional view along the line B-B 'in FIG. 4A;
* 도면의 주요부분에 대한 도면 부호의 설명* Explanation of reference numerals for the main parts of the drawings
S: 반도체 기판 FOX: 필드산화막S: semiconductor substrate FOX: field oxide film
p: 패드 P1: 폴리실리콘막p: pad P1: polysilicon film
M1, M2: 금속막 I1, I2, I3: 층간절연막M1, M2: metal film I1, I2, I3: interlayer insulating film
WSix: 텅스텐 실리사이드WSi x : Tungsten Silicide
상기와 같은 목적을 달성하기 위한 본 발명은 ESD가 유입되는 패드(pad)와 ESD(electrostatic discharge) 보호 회로 사이에 폴리실리콘막 저항을 구비하는 반도체 소자 제조 방법에 있어서, 반도체 기판 상에 상기 폴리실리콘막 저항을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 제1 층간절연막을 형성하는 제2 단계; 상기 제1 층간절연막을 선택적으로 식각하여 상기 폴리실리콘막 저항의 일단 및 타단을 각각 노출시키는 제1 개구부 및 제2 개구부를 형성하는 제3 단계; 상기 제1 개구부 및 상기 제2 개구부 각각을 통하여 상기 폴리실리콘막 저항과 연결되는 실리사이드 패턴을 형성하는 제4 단계; 상기 실리사이드 패턴 형성이 완료된 전체 구조 상에 제2 층간절연막을 형성하고 상기 제2 층간절연막을 선택적으로 식각하여 상기 실리사이드 패턴을 노출시키는 제3 개구부를 형성하는 제5 단계; 및 상기 제3 개구부를 통하여 상기 실리사이드 패턴과 상기 ESD 보호회로를 연결하는 연결배선을 형성하는 제6 단계를 포함하는 반도체 소자 제조 방법을 제공한다.The present invention for achieving the above object is a semiconductor device manufacturing method comprising a polysilicon film resistance between a pad (ESD) and an electrostatic discharge (ESD) protection circuit is introduced, the polysilicon on a semiconductor substrate Forming a film resistance; A second step of forming a first interlayer insulating film on the entire structure of which the first step is completed; Selectively etching the first interlayer insulating film to form first and second openings exposing one end and the other end of the polysilicon film resistance, respectively; A fourth step of forming a silicide pattern connected to the polysilicon film resistor through each of the first opening and the second opening; A fifth step of forming a second interlayer insulating film on the entire structure in which the silicide pattern is completed, and forming a third opening to expose the silicide pattern by selectively etching the second interlayer insulating film; And forming a connection wiring connecting the silicide pattern and the ESD protection circuit through the third opening.
본 발명은 ESD가 유입되는 패드와 ESD 보호회로 사이의 형성된 폴리실리콘막 저항에서 발생하는 열량을 분산시키기 위하여, 패드와 회로 사이를 연결하는 금속막과 폴리실리콘 저항을 적어도 한층의 실리사이드(silicide)를 경유하여 연결하는 반도체 소자를 제공하는데 그 특징이 있다.The present invention uses at least one silicide of a metal film and a polysilicon resistor connecting the pad and the circuit to dissipate the heat generated from the polysilicon film resistance formed between the pad to which the ESD is introduced and the ESD protection circuit. There is a feature to provide a semiconductor device connected via.
폴리실리콘막 저항에 유도되는 열량(Q)은 전류(I), 저항(R)과 다음의 수학식1과 같은 관계에 있다.The amount of heat Q induced in the polysilicon film resistance is related to the current I and the resistance R as shown in Equation 1 below.
따라서, 저항(R)이 커지면 열량(Q)이 증가하여 과다열 발산(heat spot)이 발생한다. 일반적으로, 사용되는 폴리실리콘막의 면저항(Rs)은 Rs=100Ω/㎠이고, 텅스텐 실리사이드의 면저항은 Rs=10Ω/㎠이다. 따라서, 텅스텐 실리사이드(WSix) 등과 같은 실리사이드를 경유해서 패드와 폴리실리콘 저항이 연결되도록하여 열을 분산시킴으로써 과다열 분산이 발생하는 것을 방지할 수 있다.Therefore, when the resistance R is increased, the heat quantity Q increases, resulting in an excessive heat spot. In general, the sheet resistance (R s ) of the polysilicon film used is R s = 100 Ω / cm 2, and the tungsten silicide is R s = 10 Ω / cm 2. Therefore, by dispersing heat by allowing the pad and the polysilicon resistor to be connected via a silicide such as tungsten silicide (WSi x ), it is possible to prevent excessive thermal dispersion from occurring.
이하, 첨부된 도면 도4a 및 도4b를 참조하여 본 발명의 일실시예에 따른 반도체 소자를 설명한다.Hereinafter, a semiconductor device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 4A and 4B.
도4a는 본 발명의 일실시예에 따른 ESD 보호회로도의 패드(p)와 보호회로 사이의 연결 관계를 보이는 레이아웃(layout)이며, 도4b는 도4a의 B-B' 선을 따른 단면도이다.4A is a layout illustrating a connection relationship between a pad p and a protection circuit in an ESD protection circuit according to an embodiment of the present invention, and FIG. 4B is a cross-sectional view taken along line BB ′ of FIG. 4A.
도4b에 도시한 바와 같이 본 발명의 일실시예에 따른 반도체 소자 제조 방법은 ESD가 유입되는 패드(P)와 ESD 보호회로(도시하지 않음) 사이에 형성되는 폴리실리콘막(P1) 저항과 패드와 회로 사이를 연결하는 금속막(M2)을 연결하는 방법에 있어서, 필드산화막(FOX) 형성이 완료된 반도체 기판(S) 상에 폴리실리콘막(P1) 저항을 형성하고, 전체 구조 상에 제1 층간절연막(I1)을 형성하고 제1 층간절연막(I1)을 선택적으로 식각하여 폴리실리콘막(P1) 저항의 일단 및 타단을 각각 노출시키는 제1 및 제2 개구부를 형성하고, 상기 제1 및 제2 개구부를 통하여 각각 폴리실리콘막(P1) 저항에 연결되는 텅스텐 실리사이드(WSix) 패턴을 형성하고, 전체 구조 상에 제2 층간절연막(I2) 형성하고 선택적으로 식각하여 텅스텐 실리사이드(WSix) 패턴을 노출시키는 제3 개구부를 형성하고, 전체 구조 상에 연결배선으로 제1 금속막(M1)을 형성하여 텅스텐 실리사이드(WSix) 패턴과 연결시키고, 전체 구조 상에 제3 층간절연막(I3) 형성하고 선택적으로 식각하여 제1 금속막(M1)을 노출시키는 제4 개구부를 형성하고, 전체 구조 상에 제2 금속막을 형성하여 제1 금속막(M1)과 연결한다.As shown in FIG. 4B, in the semiconductor device manufacturing method according to the exemplary embodiment of the present invention, a pad and a polysilicon film P1 formed between a pad P into which an ESD flows and an ESD protection circuit (not shown) are provided. In the method for connecting the metal film M2 connecting between the circuit and the circuit, a polysilicon film P1 resistance is formed on the semiconductor substrate S on which the field oxide film FOX is formed, and the first structure is formed on the entire structure. Forming an interlayer insulating film I1 and selectively etching the first interlayer insulating film I1 to form first and second openings exposing one end and the other end of the polysilicon film P1 resistance, respectively; Tungsten silicide (WSi x ) patterns are formed by forming a tungsten silicide (WSi x ) pattern respectively connected to the polysilicon film (P1) resistance through the openings, forming a second interlayer dielectric film (I2) on the entire structure, and selectively etching the tungsten silicide (WSi x ) pattern. The third opening to expose the And the first to form a metal film (M1) connected to the tungsten silicide (WSi x) pattern the connection to the entire structure wiring and the third interlayer insulating film (I3) is formed, and by selectively etching the first metal on the entire structure A fourth opening that exposes the film M1 is formed, and a second metal film is formed on the entire structure to connect with the first metal film M1.
전술한 설명에서 텅스텐 실리사이드(WSix) 형성-층간절연막 형성-층간절연막 식각으로 이루어지는 일련의 공정을 다수번 실시하여 텅스텐 실리사이드를 다층으로 형성할 수도 있다. 또한, 텅스텐 실리사이드를 핀(FIN)형 적층구조로 형성할 수도 있다. 또한, 전술한 본 발명의 일실시예에서 제1 금속막(M1) 형성 과정은 생략될 수 있다.In the above description, a plurality of processes including tungsten silicide (WSi x ) formation, interlayer dielectric film formation, and interlayer dielectric film etching may be performed a plurality of times to form tungsten silicide in multiple layers. Further, tungsten silicide may be formed in a fin (FIN) stacked structure. In addition, in the aforementioned embodiment of the present invention, the process of forming the first metal film M1 may be omitted.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명은 폴리실리콘막 저항과 패드와 회로 사이를 연결하는 금속막을 다층의 실리사이드를 경유하여 연결되도록 함으로써 폴리실리콘막 저항에서 발생하는 열량을 분산시켜 과다열 발산(heat spot)으로 인한 소자의 불량을 방지할 수 있다.According to the present invention made as described above, the metal film connecting the polysilicon film resistance and the pad and the circuit is connected via a multilayer silicide to disperse the heat generated from the polysilicon film resistance due to the excessive heat spot. The defect of an element can be prevented.
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