KR100312597B1 - 디이씨티시스템에서주파수안정도조정회로 - Google Patents

Abstract

본 발명은 DECT시스템에서 주파수 안정도 조정 회로에 관한 것으로, 특히 주파수 안정도를 입력되는 데이타의 형태에 관계없이 조정할 수 있도록 한 DECT시스템에서 주파수 안정도 조정 회로에 관한 것이다.

본 발명은 DECT시스템에서 주파수 안정도 조정 회로는 송신 타임슬롯 구간동안 외부 요인에 의해 발생할 수 있는 캐리어 주파수 오차를 입력 되는 변조된 신호의 형태에 관계없이 보상할 수 있다.

Description

디이씨티시스템에서 주파수 안정도 조정 회로

본 발명은 DECT 시스템에서 주파수 안정도 조정 회로에 관한 것으로, 특히 주파수 안정도를 입력되는 데이타의 형태에 관계없이 조정할 수 있도록 한 DECT시스템에서 주파수 안정도 조정 회로에 관한 것이다.

일반적으로, TDMA/TDD방식을 사용하는 DECT시스템에서는 10개의 주파수 채널을 가지고 있고, 각각의 채널마다 10ms주기를 가지며, 이를 417us의 주기를 갖는 24개의 타임슬롯들로 나눈다. 이러한 24개의 타임슬롯을 12개의 타임슬롯군으로 나누어 송신과 수신이 이루어진다.

그래서, 첨부된 도면 도 1에 도시한 바와 같이, 통신이 이루어지기 위해서는 송수신 각각 2개의 타임슬롯을 이용하고, 2개 타임슬롯 중 앞의 타임슬롯은 위상동기루프(PLL; Phase Locked Loop, 이하 'PLL'라 한다)에서 채널 주파수를 로킹할 때 사용하며, 실제로 통신이 이루어지는 타임슬롯은 뒤의 타임슬롯에서 이루어진다.

즉, 액티브 타임슬롯의 이전 슬롯에서 PLL의 루프를 연결하여 원하는 채널 주파수에 로킹하고, 액티브 타임슬롯에서는 PLL의 루트를 끊는다.

이러한, 종래의 DECT시스템에서 주파수 안정도 조정회로는 도 2에 도시한 바와 같이, 입력되는 시스템 클럭과 전압제어발진기(VCO; Voltage Control Oscillator, 이하 'VCO'라 한다)출력의 위상차를 검출하여 두신호의 위상차성분을 전압으로 바꾸어 루프필터(12)를 충전시키는 PLL부(11)와, 해당 PLL부(11)로부터 출력전압을 충전하고 방전하는 시간을 결정하여 채널 주파수 설정시간을 조절하는 루프필터(12)와, 해당 루프필터(12)의 충전된 전압을 기준으로 발진기(Oscillator)의 출력 주파수를 조정하는 VCO부(13)와, 변조된 신호의 중심주파수를 가변저항을 통해 조정하는 주파수조정회로부(15)와, 해당 주파수조정회로부(15)로부터 인가되는 데이타신호의 데이타 대역폭을 줄여 해당 VCO부(13)측으로 인가하는 가우시안필터(14)를 구비하여 이루어진다.

전술한 바와 같은, 종래의 DECT시스템에서 주파수 안정도 조정을 살펴보자. 먼저, PLL부(11)에서는 원하는 채널의 주파수를 얻기 위해서 기저대역칩(Baseband Chip)으로부터 PLL인에이블신호(PLL EN)가 인가됨에 따라 채널 주파수 및 초기화 정보인 PLL데이타(PLL Data) 및 PLL클럭(PLL CLK)를 인가받게 된다.

이에, PLL부(11)에서는 입력되는 시스템 클럭과 VCO부(13)로부터 출력되는 발진출력의 위상차를 검출하여 두 신호의 위상차 성분을 전압으로 바꾸어 루프필터부(12)에 충전시키게 된다.

이에 따라, VCO부(13)에서는 해당 루프필터부(12)에 충전된 전압을 기준으로 버랙터의 캐패시터값을 변화시켜 발진기의 출력주파수를 조정하고, 해당 조정된 주파수는 다시 PLL부(11)로 인가하게 된다.

이에, PLL부(11)에서는 시스템클럭과 해당 VCO부(13)로부터 전송되는 조정된 주파수를 비교하여 위상차성분을 전압으로 바꾸어 루프필터부(12)에 이미 충전된 전압을 변경시시키게 된다.

그래서, 해당 VCO부(13)는 루프필터부(12)에 변경된 충전전압을 기준으로 버랙터의 출력 주파수를 조정하여, 해당 조정된 주파수를 다시 해당 PLL부(11)로 인가하게 된다.

상기와 같은 과정을 통해 PLL부(11)에서는 첨부된 도면 도 3에 도시한 바와 같이, PLL인에이블신호(PLL EN)가 인가되어 있는 동안 즉, 블라인드 타임슬롯 구간에 원하는 채널주파수를 설정하게 된다.

한편, 해당 채널 주파수를 설정한후에 실제 데이타 전송이 이루어 지는 송신 타임 슬롯에서는, PLL부(11)는 PLL인에이블신호(PLL EN)에 의해서 동작이 멈추게 되는데, 즉, 더이상 전압을 전송하지 않으며, 루프필터부(12)와의 연결이 이루어지지 않는 오픈 루프 상태가 된다.

이때, PLL의 루프를 끊어도 PLL부(11)가 동작하는 동안 원하는 채널 주파수에 맞게 루프필터부(12)에 전압이 충전되어 있으므로, 송신 타임슬롯 구간의 짧은 기간 동안에는 VCO부(13)의 출력 주파수가 변화하지 않고 유지된다고는 하지만, 실제 송신 타임슬롯 구간에 전력증폭기(Power Amplifier)의 방사 잡음이나 로드 풀링(Load Pulling)등과 같은 외부의 영향에 의해서 VCO부(13)가 영향을 받아 블라인드 타임 슬롯 구간에서 설정된 채널 주파수가 송신 타임슬롯 구간동안 주파수 변동이 발생하게 되어 정확한 채널 주파수에서 벗어나게 된다.

그래서, 주파수조정회로부(15)를 통해 변동되는 주파수양을 보상하게 되는데, 해당 주파수 조정회로부(15)의 동작을 설명하면, 우선, 변조된 입력신호는 기저대역칩으로부터 공급되며, 전송하고자하는 데이타 신호를 인가받아 해당 데이타를 포함한 구간 즉, 송신 타임슬롯 구간에만 도 3의 (a)와 같이, TTL레벨로 신호가 존재하며 그 이외의 구간에는 '0'의 상태를 유지하게 된다.

여기서, 데이타 신호가 '0'일 때 즉, 송신 타임슬롯 이외의 구간에서는 데이타 신호 입력 단자는 오픈 상태이고, 입력되는 데이타 신호는 주파수조정회로부(15)를 거치게 된다.

그래서, 해당 주파수조정회로부(15)에서는 도 3에 (b)와 같이, 블라인드 타임슬롯 구간에서 해당 주파수조정회로부(15)는 데이타신호 입력단자가 오픈상태이므로 VCC 전압을 가변저항(VR)을 통해 분배한 전압이 기준 레벨이 되어 VCO부(13)측으로 출력되어 VCO부(13)의 출력주파수를 채널 주파수에 맞추게 된다.

그리고, 송신 타임슬롯 구간에서 데이타 입력에 TTL레벨로 신호가 입력되므로 해당 신호가 그대로 VCO부(13)의 버렉터에 인가되어 캐리어 주파수를 중심으로 주파수 변조가 이루어진다.

이때, 일반적으로 송신타임슬롯 구간의 TTL레벨의 오프셋전압은 블라인드 타임슬롯 구간의 기준전압과 같은 전압을 갖도록 가변저항(VR)을 조정한다. 그러나 외부요인에 의해 전송할 때 캐리어 주파수에 오차가 생기면 가변저항(VR)을 약간식 조정하여 기준전압과 오프셋 전압에 차이가 발생하도록 하여 틀어진 캐리어 주파수 성분만큼 보상하게 된다.

그러나, 해당 주파수 안정도 조정회로는 전송되는 데이타가 없는 구간 즉, 송신 타임슬롯이외의 구간에서는 반드시 오픈 루프 상태로 되어야만 변조되는 신호의 중심 주파수를 가변저항을 통해 조정할수 있기 때문에, 출력되는 데이타 상태가 블라인드 타임슬롯 구간에서 오픈 상태가 아니고 기준전압이 이미 만들어진 경우에, 기존 주파수 안정도 조정회로는 변조된 신호의 중심 주파수와 설정된 채널 주파수를 같게 조절할 수 없다.

따라서, 전송시 발생하는 변조된 신호의 주파수 오차를 보상할 수 없게 되어 주파수 안정도 조정 회로로서의 기능을 잃게 되는 문제점이 있다.

본 발명은 전술한 바와 같은 문제점을 감안하여 안출한 것으로, 본 발명은 DECT시스템에서 주파수 안정도 조정 회로가 송신 타임슬롯 구간동안 외부 요인에 의해 발생할 수 있는 캐리어 주파수 오차를 입력 되는 변조된 신호의 형태에 관계없이 보상함을 목적으로 한다.

제1도는 일반적인 DECT프로토콜 구조.

제2도는 종래의 DECT시스템에서 주파수 안정도 조정 회로를 나타낸 구성 블록도.

제3도는 제2도에서 주파수 조정에 필요한 신호 타이밍도.

제4도는 본 발명의 실시예에 따른 DECT시스템에서 주파수 안정도 조정 회로를 나타낸 구성 블록도.

제5도는 제4도에서 주파수 조정에 필요한 신호 타이밍도.

<도면의 주요부분에 대한 부호의 설명>

21 : PLL부 22 : 루프필터

23 : VCO부 24 : 가우시안 필터

25 : 주파수 조정회로부

상기와 같은 목적을 달성하기 위해 본 발명은, 데이타를 송신하기 전 구간인 블라인드 타임슬롯 구간에서 시스템 클럭과 전압제어발진기출력의 위상차를 검출하여 두신호의 위상차성분을 전압으로 바꾸어 출력하는 PLL부와, 상기 PLL부로부터의 출력전압을 충전하고 방전하는 시간을 결정하여 채널 주파수 설정시간을 조절하는 루프필터와, 상기 루프필터의 충전된 전압을 기준으로 발진기의 출력 주파수를 조정하는 VCO부와, 데이타신호의 데이타 대역폭을 줄여 상기 VCO부측으로 인가하는 가우시안필터부를 구비하는 DECT시스템에 있어서, 베이스단자에 기저대역 칩의 전송 데이타 신호를 접속하고, 베이스단자와 콜렉터단자 사이에 제1입력 전압을 접속하고, 에미터단자에 상기 가우시안필터부의 입력단자를 접속하되, 상기 베이스단자에 전송 데이타 신호가 인가되지 않는 블라인드 타임슬롯 구간에서는 개방 상태로 되고, 상기 베이스단자에 전송 데이타 신호가 인가되는 전송 타임슬롯 구간에서는 상기 전송 데이타 신호를 그대로 에미터단자로 출력하는 트랜지스터와; 상기 트랜지스터의 개방 상태에서 제2입력 전압을 분배하여 상기 가우시안필터부의 입력단자에 인가하는 가변저항을 포함하는 주파수조정회로부를 구비하는 것을 특징으로 한다.

한편, 상기 제1입력전압은 송신 타임슬롯 구간에서만 전압이 인가되고, 상기 제2입력 전압은 블라인드 타임슬롯 구간 및 송신 타임슬롯 구간에서 전압이 인가되는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.

본 발명에 실시예에 따른 DECT시스템에서 주파수 안정도 조정회로는 도 4에 도시한 바와 같이, 데이타를 송신하기 전 구간인 블라인드 타임슬롯 구간에서 시스템 클럭과 전압제어발진기(VCO)출력의 위상차를 검출하여 두신호의 위상차성분을 전압으로 바꾸어 루프필터를 충전시키는 PLL부(21)와, 상기 PLL부(21)로부터의 출력전압을 충전하고 방전하는 시간을 결정하여 채널 주파수 설정시간을 조절하는 루프필터(22)와, 상기 루프필터(22)의 충전된 전압을 기준으로 발진기의 출력 주파수를 조정하는 VCO부(13)와, 데이타신호의 데이타 대역폭을 줄여 해당 VCO부(23)측으로 인가하는 가우시안필터부(24)와, 데이타를 송신하는 송신타임슬롯 구간에서 외부 요인에 의해서 발생할수 있는 주파수의 오차를 보상하는 주파수조정회로부(25)를 구비하여 이루어진다.

그리고, 상기 주파수조정회로부(25)는 다수개의 저항(R1~R6), 트랜지스터(TR) 및, 가변저항(VR)으로 연결 구성되는데, 트랜지스터(TR)의 베이스단자는 저항(R1)을 통해 기저대역 칩의 출력단자에 접속됨과 함께 저항(R3)을 통해 접지되고 저항(R2)을 통해 제1입력전압(V1)에 접속되고, 트랜지스터(TR)의 콜렉터단자는 저항(R4)를 통해 제1입력전압(V1)에 접속되고, 트랜지스터(TR)의 에미터단자는 저항(R5)을 통해 접지됨과 아울러 가우시안 필터부(24)의 입력단자에 접속되고 저항(R6)을 통해 가변저항(VR)의 가변단자에 접속되며, 가변저항(VR)의 일단에는 제2입력전압(V2)이 접속되고, 가변저항(VR)의 타단은 접지되고, 가변저항(VR)의 가변단자는 저항(R6)을 통해 가우시안필터부(24)의 입력단자에 접속된다. 여기서, 제1입력전압(V1)은 상기 송신 타임슬롯 구간에서만 전압이 인가되고, 제2입력 전압(V2)은 상기 블라인드 타임슬롯 구간 및 송신 타임슬롯 구간에 전압이 인가되고, 트랜지스터(TR)는 상기 제1입력 전압(V1)에 따라 상기 송신타임슬롯 구간에서 도통 및 차단되며, 가변저항(VR)은 상기 제2입력 전압(V2)에 따라 전압을 분배한다.

전술한 바와 같이 구성되는 본 발명의 동작을 첨부된 도면에 따라 상세하게 설명하면 다음과 같다.

먼저, 간략히 설명하면, 기존의 주파수 안정도 조정회로부에서는 블라인드 타임슬롯 구간에 데이타 신호 라인이 오픈상태로 되어야만 전송 주파수 변동을 보상할 수 있었으나, 본발명에서는 데이타 신호 라인의 상태 및 데이타 형태에 관계없이 외부요인에 의한 전송 주파수의 오차 성분을 보상할 수 있도록 한다.

그러면, 블라인드 타임슬롯 구간에 원하는 채널주파수를 설정하는 과정은 종래의 설명과 동일하므로 그 설명을 생략하고, 주파수조정회로부의 동작을 살펴보면, 먼저, 주파수조정회로부(25)내 제1저항(R1)은 블라인드 타임슬롯 구간동안에 발생할수 있는 트랜지스터(TR)의 도통을 억제할수 있도록 하며, 제1입력전압(V1)은 송신 타임슬롯 구간에만 전압이 인가되며, 제2입력전압(V2)은 블라인드 타임슬롯 구간 및 송신 타임슬롯 구간에서 전압이 인가된다고 가정한다.

이에, 해당 블라인드 타임슬롯 구간에는 제1입력전압(V1)으로 전압이 인가되지 않아 트랜지스터(TR)가 동작하지 않기 때문에 오픈상태가 되고, 따라서, 가변 저항(VR)에 의해 제2입력전압(V2)이 분배된 전압으로 기준전압이 만들어져 VCO부(23)의 버랙터단에 인가되게 된다. 즉, 데이타 신호 라인이 오픈상태가 형성되지 않더라도 트랜지스터(TR)에 의해 오픈 상태가 형성되므로, 가변저항(VR)에 의해 제2전압(V2)의 전압이 데이타 신호라인의 상태에 영향을 받지 않고 분배되어 기준전압이 발생하게 된다.

그리고, 송신 타임슬롯 구간동안에는 트랜지스터(TR)에 제1입력전압(V1)이 인가되고 입력 데이타 신호라인이 그대로 출력되어 VCO부(23)에 입력되게 된다.

따라서, 블라인드 타임슬롯 구간 동안에 발생하는 기준전압과 송신 타임슬롯 구간 동안의 데이타 신호의 중심전압간에 차이를 발생시킬수 있으므로 데이타를 전송 할때 외부 요인에 의해 발생하는 주파수 변동을 보상할 수 있다.

전술한 바와 같이, 본 발명에 따른 DECT시스템에서의 주파수 안정도 조정 회로는 송신 타임슬롯 구간동안 외부 요인에 의해 발생할 수 있는 캐리어 주파수 오차를 입력 되는 변조된 신호의 형태에 관계없이 보상할 수 있다.

Claims (2)

1. 데이타를 송신하기 전 구간인 블라인드 타임슬롯 구간에서 시스템 클럭과 전압제어발진기출력의 위상차를 검출하여 두신호의 위상차성분을 전압으로 바꾸어 출력하는 PLL부와, 상기 PLL부로부터의 출력전압을 충전하고 방전하는 시간을 결정하여 채널 주파수 설정시간을 조정하는 루프필터와, 상기 루프필터의 충전된 전압을 기준으로 발진기의 출력 주파수를 조정하는 VCO부와, 데이타신호의 데이타 대역폭을 줄여 상기 VCO부측으로 인가하는 가우시안필터부를 구비하는 DECT시스템에 있어서, 베이스단자에 기저대역 칩의 전송 데이타 신호를 접속하고, 베이스단자와 콜렉터단자 사이에 제1입력 전압을 접속하고, 에미터단자에 상기 가우시안필터부의 입력단자를 접속하되, 상기 베이스단자에 전송 데이타 신호가 인가되지 않는 블라인드 타임슬롯 구간에서는 개방 상태로 되고, 상기 베이스단자에 전송 데이타 신호가 인가되는 전송 타임슬롯 구간에서는 상기 전송 데이타 신호를 그대로 에미터단자로 출력하는 트랜지스터와; 상기 트랜지스터의 개방 상태에서 제2입력 전압을 분배하여 상기 가우시안필터부의 입력단자에 인가하는 가변저항을 포함하는 주파수조정회로부를 구비하는 것을 특징으로 하는 디이씨티시스템에서 주파수 안정도 조정 회로.
2. 제1항에 있어서, 상기 제1입력전압은 송신 타임슬롯 구간에서만 전압이 인가되고, 상기 제2입력 전압은 블라인드 타임슬롯 구간 및 송신 타임슬롯 구간에서 전압이 인가되는 것을 특징으로 하는 디이씨티시스템에서 주파수 안정도 조정 회로.