KR100310621B1 - 출력버퍼회로와공핍형전계효과트랜지스터를구비하는개선된입/출력인터페이스 - Google Patents

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가네꼬 히사시
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Abstract

본 발명은 제1레벨전원전압에 의해 구동되는 제1반도체장치와 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체장치 사이에 연결된 반도체인터페이스회로를 제공한다. 반도체인터페이스회로는, 제1반도체장치에 연결되어있는 출력버퍼회로, 및 출력버퍼회로와 제2반도체장치 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 구비하고, 적어도 하나의 공핍형전계효과트랜지스터는 출력버퍼회로의 구동능력과 실질적으르 동일하거나 비슷한 구동능력을 가진다.

Description

출력버퍼회로와 공핍형전계효과트랜지스터를 구비하는 개선된 입/출력인터페이스
본 발명은 반도체집적회로용의 출력버퍼회로에 관한 것으로, 특히 다른 전원전압들에 의해 동작되는 반도체집적회로들간의 입/출력인터페이스를 가능하게 하는 출력버퍼에 관한 것이다.
반도체집적회로들의 집적도가 증대되어가고, 고속화됨에 따라, 요구되는 전력도 또한 증가되고 있다. 이 전원전압레벨을 저감하기 위해, 둘 이상의 반도체집적회로들이 하나의 웨이퍼에 제공되어, 반도체집적회로들이 다른 전원전압레벨들에 의해 구동 또는 동작될 수 있다, 여기서, 제1반도체집적회로는 저전원전압에 의해 동작 또는 구동되는 반면, 제2반도체집적회로는 고전원전압에 의해 동작 또는 구동된다고 가정한다. 만일, 제1 및 제2반도체집적회로들이 서로 직접적으로 연결되어있다면, 제l 및 제2반도체집적회로들 간에 전송되는 신호들이 하이레벨인 경우, 수밀리암페어의 누설전류가 제2반도체집적회로의 입력버퍼회로를 통해 흐르게 된다. 이 문제는, 각각이 누설전류가 흐르는 입력단자를 수십 개 이상 가지고 있는 고전원전압의 반도체집적회로들을 포함하는 대규모의 집적회로의 경우에 소비전력의 증대를 초래해서 큰 문제가 된다.
일본공개특허공보 평4-243321호에는, 문제점인 증가된 소비 전력을 해결하기위해, 인터페이스회로로서의 출력버퍼회로가 다른 전원전압레벨들로 구동되는 제1및 제2반도체집적회로들 사이에 배치되어 있는 것이 개시되어 있다.
또, 일본공개특허공보 평6-291638호에는, 저전원전압 반도체집적회로와 고전원전압 반도체집적회로 사이의 직접적인 연결을 통해 흐르는 누설전류를 줄이는 것이 개시되어 있다.
종래의 인터페이스회로는, 저 및 고전원전압들에 의해 각각 구동되는 제1 및 제2반도체집적회로들간에 배치되어 있다. 이 종래의 인터페이스회로는, 출력버퍼회로와 이 출력버퍼회로의 출력노드와 고전원전압레벨에 의해 구동되는 제2반도체집적회로의 입/출력패드 사이에 직렬로 연결된 n채널공핍형MOS전계효과트랜지스터를 포함한다. 이 n채널공핍MOS전계효과트랜지스터는 p웰영 역내에 형성되어 있다. 출력버퍼회로는, 직렬연결된 n채널 및 p채널강화형MOS전계효과트랜지스터들을 포함하는상보M0S회로를 포함한다. 저전압신호레벨이 입/출력패드로부터 출력되면, n채널공핍형MOS전계효과트랜지스터의 출력노드측 소스전극은 접지레벨이 되어, n채널공핍형MOS전계효과트랜지스터의 출력노드측 소스전극이 n채널공핍형MOS전계효과트랜지스터가 형성되어 있는 p웰의 전압과 동일하게 된다. 고전압신호레벨이 입/출력패드로부터 출력되면, p채널강화MOS전계효과트랜지스터는 턴온되어, n채널공핍형MOS전계효과트랜지스터의 출력노드측 소스전극이 하이레벨 또는 전원전압레벨이 된다. 그러나, n채널공핍형MOS전계효과트랜지스터가 형성되어 있는 p웰영역의 전압이 최저전압레벨 또는 접지레벨로 고정되고, 이런 이유로 p채널영역에 백바이어스가 인가되어, 공핍형n채널MOS전계효과트랜지스터의 문턱전압이 상승하고, 그 결과 공핍형n채널MOS전계효과트랜지스터의 구동능력이 현저하게 악화된다.
고전압레벨이 입/출력패드에서 출력될 때에 공핍형n채널MOS전계효과트랜지스터의 구동능력의 현저한 악화라는 전술의 문제를 해결하기 위해, 공핍형n채널MOS전계효과트랜지스터의 게이트폭을 증가시켜 전류구동능력을 증가시켜 보는 시도가 제안되었다. 그러나, 전류구동능력이, 버퍼회로의 구동트랜지스터와 공핍형n채널MOS전계효과트랜지스터의 직렬연결에 의존하기 때문에, 전류의 구동능력의 변화는 도1에 도시한 것과 같이 된다. 공핍형n채널M0S전계효과트랜지스터의 구동능력이 버퍼회로에서 구동트랜지스터의 구동능력보다 훨씬 크게 되면, 전류구동능력은 버퍼회로의 구동트랜지스터의 특성 또는 구동능력에 의해 주로 영향을 받는다. 이 때문에, 공폅형n채널MOS전계효과트랜지스터의 게이트폭이 현저하게 증가되어, 그것의 레이아웃면적이 또한 증가되더라도, 구동능력의 적은 증가만이 획득된다. 이것은 회로들의 집적도가 악화되어 있다는 것을 의미한다. 또한, 버퍼회로에서의 구동트랜지스터의 구동능력이 공핍형n채널MOS전계효과트랜지스터보다 훨씬 더 크게 되는 경우에도, 전류구동능력은 공폅형n채널MOS전계효과트랜지스터의 특성 또는 구동능력에 의해 주로 영향을 받는다. 이런 이유로, 버퍼회로에서의 구동트랜지스터의 게이트폭이 현저하게 증가되어, 이것의 레이아웃면적 또한 현저하게 증가하더라도,구동능력의 증가는 작다. 이것은 회로의 집적도가 나쁘다는 것을 의미한다.
상술한 상황에서, 저전원전압 반도체집적회로와 연결된 버퍼회로의 출력노드와 고전원전압 반도체집적회로의 입/출력패드 사이에 제공된 공핍형MOS전계효과트랜지스터의 구동능력을 최적화할 것이 요구되고 있다.
따라서, 본 발명의 목적은, 문제점들이 해결된, 저전원전압 반도체집적회로와 연결된 버퍼회로의 출력노드와 고전원전압 반도체집적회로의 입/출력패드 사이에 제공되며 최적의 구동능력을 가진 신규한 공핍형MOS전계효과트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은, 저전원전압 반도체집적회로와 연결된 버퍼회로의 출력노드와 고전원전압 반도체집적회로의 입/출력패드 사이에 제공되며 회로들의 향상된 집적도를 가능하게 하는 신규한 공핍형M0S전계효과트랜지스터를 제공하는데있다,
본 발명의 또 다른 목적은, 저전원전압 반도체집적회로와 연결된 버퍼회로의 출력노드와 고전원전압 반도체집적회로의 입/출력패드-사이에 제공되며 최적의 구동능력을 갖는 공핍형MOS전계효과트랜지스터의 구동능력을 최적화하는 신규한 방법을 제공하는데 있다.
본 발명은, 제1레벨의 전원전압에 의해 구동되는 제1반도체장치와, 제1레벨의 전원전압보다 높은 제2레벨의 전원전압에 의해 구동되는 제2반도체장치 사이에 연결되어 있는 반도체인터페이스회로를 제공한다. 이 반도체인터페이스희로는, 제1반도체장치에 연결되어 있는 출력버퍼회로; 및 출력버퍼회로와 제2반도체장치 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 구비하고, 에서 적어도 하나의 공폅형전계효과트랜지스터는 출력버퍼회로의 구동능력과 실질적으로 동일 또는거의 비슷한 구동능력을 가진다.
제1도는 공핍형전계효과트랜지스터의 게이트폭에 대한 공핍형전계효과트랜지스터로부터의 출력전류의 변화를 설명하는 도면이다.
제2도는 본 발명에 따른 제1 및 제2실시예들에서의 다른 전원전압레벨들에 의해 구동되는 두 개의 반도체집적회로들간의 신규한 반도체인터페이스회로를 도시하는 회로도이다.
제3도는 본 발명에 따른 제1-4실시예들에서의 p형반도체기판 위의 p형웰영역에 형성된 공핍형MOS전계효과트랜지스터를 나타내는 단면도이다.
제4도는 본 발명에 따른 제1 및 제2실시예들에서의 새로운 반도체인터페이스회로의 레이아웃을 나타내는 평면도이다.
제5도는 본 발명에 따른 제1 및 제3실시예들에서, 레이아웃을 최적화하기 위한 구동전류효율을 최대화하도록 하기 위해 공핍형MOS전계효과트랜지스터와 버퍼회로의 p채널 및 n채널강화형MOS전계효과트랜지스터들의 레이아웃을 최적화하기 위한공핍형MOS전계효과트랜지스터의 트랜지스터사이즈를 결정하는 방법을 나타내는 플로우차트이다.
제6도는 제2반도체집적회로의 입/출력패드를 통해 흐르는 공핍형MOS전계효과트랜지스터로부터의 출력구동전류의 변화를 나타내는 도면이다.
제7도는 본 발명에 따른 제2 및 제4실시예들에서, 레이아웃을 최적화하기 위한 구동전류효율을 최대화하도록 하기 위하여, 공핍형MOS전계효과트랜지스터와 버퍼회로의 p채널 및 n채널강화형MOS전계효과트랜지스터들의 레이아웃을 최적화하기위한 공핍형MOS전계효과트랜지스터의 트랜지스터사이즈를 결정하는 방법을 나타내는 플로우차트이다.
제8도는 다른 전원전압레벨들에 의해 구동되는 두 개의 반도체집적회로들간에 있으며 두 개의 공핍형MOS전계효과트랜지스터들은 본 발명에 따른 제2 및 제4실시예들에서 입력 및 출력측에 각각 제공된 신규한 반도체인터페이스회로를 도시하는 회로도이다.
제9도는 본 발명에 따른 제2 및 제4실시예들에서의 신규한 반도체인터폐이스회로의 레이아웃을 나타내는 평면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : p채널강화형MOS전계효과트랜지스터
2 : n채널강화형MOS전계효과트랜지스터
3 : 출력버퍼회로 4 : 출력노드
5 : 입/출력패드 6 : 전원전압라인
7 : 공핍 형(deplet ion)MOS전계효과트랜지스터
8 : 인버터게이트 9 : 반도체기판
10 : p형웰영역 11-1 : 소스확산영역
11-2 : 드레인확산영역 12 : 소스전극
13 : 드레인전극 14 : p형확산영역
15 : 전위고정전극 16 : 게이트산화막
17 : 게이트전극 19 : n형웰영역
21 : 제1층알루미늄배선 22 : 전원단자
24 : 제2층알루미늄배선 30 : 접지단자
39 : 제어신호라인 101 : 제1셀영역
102 : 제2셀영역 103 : 제3셀영역
110 : 인터페이스셀유닛
본 발명의 및 다른 목적들, 특징들 및 장점들은 하기의 설명으로부터 분명해진다.
본 발명의 제1실시형태는, 제1레벨의 전원전압에 의해 구동되는 제1반도체장치와, 제1레벨의 전원전압보다 높은 제2레벨의 전원전압에 의해 구동되는 제2반도체장치 사이에 연졀되어 있는 반도체인터페이스회로를 제공한다. 반도체인터페이스회로는, 제1반도체장치에 연결되어 있는 출력버퍼회로; 및 출력버퍼회로와 제2반도체장치 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 구비하고,에서 적어도 하나의 공핍형전계효과트랜지스터는 출력버퍼회로의 구동능력과 실질적으로 동일하거나 비슷한 구동능력을 가진다.
적어도 하나의 공핍형전계효과트랜지스터와 출력버퍼회로 사이의 구동능력의 차d;는, 적어도 하나의 공핍형전계효과트랜지스터와 출력버퍼회로의 제조시의 구동능력에 있어서의 가변범위의 10% 이내에 있는 것이 바람직하다.
또, 적어도 하나의 공핍형전계효과트랜지스터는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에서 흐르는 구동전류를 출력버퍼회로와 적어도 하나의 공핍형전계효과트랜지스터 전체 레이아웃 면적으로 나누어 얻어진 비율로 정의되는 구동전류효율을 최대화하는 채널길이와 채널폭의 곱으로 정의되는 트랜지스터사이즈를 가지는 것이 바람직하다.
또, 적어도 하나의 공핍형전계효과트랜지스터가, 출력버퍼회로에 인가되는것과 동일한 전압레벨이 인가되는 게이트전극을 구비하는 것이 바람직하다.
또, 출력버퍼회로가 적어도 하나의 구동트랜지스터를 구비하고, 이 적어도 하나의 공핍형전계효과트랜지스터의 구동능력이 출력버퍼회로에서 적어도 하나의 구동트랜지스터의 구동능력과 실질적으로 동일한 것이 바람직하다.
또, 적어도 하나의 공핍형전계효과트랜지스터와 출력버퍼회로에서의 적어도 하나의 구동트랜지스터 사이의 구동능력의 차이는, 적어도 하나의 공핍형전계효과트랜지스터와 적어도 하나의 구동트랜지스터의 제조 시에 구동능력에서의 가변범위의 10% 이내인 것이 바람직하다.
또한, 적어도 하나의 공핍형전계효과트랜지스터가, 적어도 하나의 공펍형전계효과트랜지스터와 제2반도체장치 사이에서 흐르는 구동전류를 출력버퍼회로와 적어도 하나의 공핍형전계효과트랜지스터 전체 레이아웃 면적으로 나누어 얻어진 비율로 정의되는 구동전류효율을 최대화하는 채널길이와 채널폭의 곱에 의해 정의된 트랜지스터사이즈를 가지는 것이 바람직하다.
또한, 출력버퍼회로는, 전원전압라인과 접지라인사이의 구동트랜지스터들로서 작용하는 제1 및 제2 도전형의 제1 및 제2 강화형MOS전계효과트랜지스터들의 직렬연결을 추가로 구비하는 상보MOS회로를 구비하고, 에서, 적어도 하나의 공핍형전계효과트랜지스터는 상보MOS회로의 출력노드와 제2반도체장치의 입/출력패드 사이에서 직렬로 연결된 단일의 공핍형전계효과트랜지스터를 구비하고, 단일의 공핍형전계효과트랜지스터는 전원전압라인에 연결된. 게이트전극을 구비하는 것이 바람직하다.
또한, CMOS회로의 출력노드와 단일의 공핍형전계효과트랜지스터 사이의 제1노드가 제1반도체장치에 연결된 출력을 구비하는 입력인버터게이트의 입력측에 연결되는 것이 바람직하다.
또한, 출력버퍼회로가, 전원전압라인과 접지라인 사이의 구동트랜지스터들로서 작용하는 제1 및 제2 도전형의 재1 및 제2 강화형MOS전계효과트랜지스터들의 직렬연결을 추가로 구비하는 상보MOS회로를 구비하고, 에서 적어도 하나의 공핍형전계효과트랜지스터는, 상보MOS회로의 출력노드와 제2반도체장치의 입/출력패드 사이에 직렬로 연결된 제1공핍형전계효과트랜지스터; 및 제2반도체장치의 입/출력패드와 제1반도체장치에 연결된 출력을 가지는 입력인버터게이트의 입력측 사이에서 직렬로 연결되고, 전원전압라인에 연결된 게이트전극을 구비하는, 제2 공핍형전계효과트랜지스터를 포함하는 것이 바람직하다.
또, 출력버퍼회로가 공통폭 및 제1 길이에 의해 정의된 제l 직사각형영역 내에 제공되며, 적어도 하나의 공핍형전계효과트랜지스터가 공통폭 및 제2 길이에 의해 정의된 제2 직사각형영역 내에 제공되며, 및 제1 및 제2 직사각형영역들이 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 길이들의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 것이 바람직하다.
또, 출력버퍼회로가, 전원전압라인과 접지라인 사이의 구동트랜지스터들로서 작용하는 제1 및 제2 도전형의 제1 및 제2 강화형MOS전계효과트랜지스터들의 직렬연결을 추가로 구비하는 상보M0S회로를 구비하고, 에서 적어도 하나의 공핍형전계효과트랜지스터가, 상보MOS회로의 출력노드와 제2반도체장치의 입/출력패드 사이에서 직렬로 연결되고, 전원전압라인에 연결된 게이트전극을 구비하는 단일의 공핍형전계효과트랜지스터를 구비하고, 에서 제1 강화형MOS전계효과트랜지스터는 공통폭및 제1 길이에 의해 정의된 제1 직사각형영역 내에 제공되며, 에서 제2 강화형MOS전계효과트랜지스터는 공통폭 및 제2 길이에 의해 정의된 제2 직사각형영역 내에 제공되며, 및 에서 단일의 공핍형전계효과트랜지스터는 공통폭 및 제3 길이에 의해 정의된 제3 직사각형영역 내에 제공되어, 제1, 제2 및 제3 직사각형영역들이 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1, 제2 및 제3 길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 것이 바람직하다.
또, 출력 버퍼 회로는, 전원전압라인과 접지라인 사이의 구동트랜지스터들로서 작용하는 제1 및 제2 도전형의 제1 및 제2 강화형MOS전계효과트랜지스터의 직렬연결을 추가로 구비하는 상보MOS회로를 구비하고, 에서 적어도 하나의 공핍형전계효과트랜지스터는, 상보MOS회로의 출력노드와 제2반도체장치의 입/출력패드 사이에 직렬로 연결된 제1공핍형전계효과트랜지스터; 및 제2반도체장치의 입/출력패드와 제1반도체장치에 연결된 출력을 가지는 입력인버터게이트의 입력측 사이에서 직렬로 연결되고, 전원전압라인에 연결된 게이트전극을 구비하는 제2 공핍형전계효과트랜지스터를 구비하고, 에서, 제1 강화형MOS전계효과트랜지스터는 공통폭 및 제l 길이에 의해 정의된 제1 직사각형영역 내에 제공되며, 제2 강화형MOS전계효과트랜지스터는 공통폭 및 제2 길이에 의해 정의된 제2 직사각형영역 내에 제공되며, 및 에서 제1 및 제2 공핍형전계효과트랜지스터들은 공통폭 및 제3 길이에 의해 정의된제3 직사각형영역 내에 제공되어서, 제1, 제2 및 제3 직사각형영역들이 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1, 제2 및 제3 길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 것이 바람직하다.
또, 제1 및 제2반도체장치들이 제1 및 제2반도체집적회로들을 포함하는 것이 바람직하다.
본 발명의 제2실시형태는, 제1레벨의 전원전압에 의해 구동되는 제1반도체집적회로와, 제1레벨의 전원전압보다 높은 제2레벨의 전원전압에 의해 구동되는 제2반도체집적회로 사이에 연결된 반도체인터페이스회로이다. 반도체인터페이스회로는, 제1반도체집적회로에 연결되어 있는 입력측을 구비하는 출력버퍼회로; 및 출력버퍼회로의 출력측과 제2반도체집적회로의 입/출력단자 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 구비하고, 에서 적어도 하나의 공핍형전계효과트랜지스터는, 寄력버퍼회로의 구동능력과 실질적으로 동일하거나 비슷한 구동능력을 가진 적어도 하나의 공폅형전계효과트랜지스터를 제공하기 위해 채널길이와 채널폭의 적에 의해 정의된 트랜지스터사이즈를 가진다.
적어도 하나의 공핍형전계효과트랜지스터와 출력버퍼회로 사이의 구동능력의 차이는, 적어도 하나의 공펍형전계효과트랜지스터와 출력버퍼회로의 제조 시 구동능력에 있어서 가변범위의 10% 이내에 있는 것이 바람직하다.
또, 적어도 하나의 공핍형전계효과트랜지스터는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체집적회로 사이에서 흐르는 구동전류를 출력버퍼회로와 적어도 하나의 공핍형전계효과트랜지스터의 전체 레이아웃면적으로 나누어 얻어지는 비율로 정의되는 구동전류효율을 최대로 하도록 결정하는 것이 바람직하다.
또, 적어도 하나의 공핍형전계효과트랜지스터는, 출력버퍼회로에 인가되는 것과 동일한 전압레벨이 인가되는 게이트전극을 구비하는 것이 바람직하다.
또, 출력버퍼회로가 적어도 하나의 구동트랜지스터를 구비하고, 적어도 하나의 공핍형전계효과트랜지스터의 구동능력이 출력버퍼회로에서의 적어도 하나의 구동트랜지스터의 구동능력과 실질적으로 동일한 것이 바람직하다.
또한, 적어도 하나의 공핍형전계효과트랜지스터와 출력버퍼회로에서의 적어도 하나의 구동트랜지스터 사이의 구동능력의 차는, 적어도 하나의 공핍형전계효과트랜지스터와 적어도 하나의 구동트랜지스터의 제조상의 구동능력에 있어서의 가변범위의 10%이내인 것이 바람직하다.
또한, 적어도 하나의 공핍형전계효과트랜지스터가, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체집적회로 사이에 흐르는 구동전류를 적어도 하나의 구동트랜지스터와 적어도 하나의 공핍형전계효과트랜지스터의 전체 레이아웃면적으로 나누는 것으로 정의되는 비율을 최대화하도록 결정하는 것이 바람직하다.
또한, 출력버퍼회로가, 전원전압라인과 접지라인 사이의 구동트랜지스터들로서 작용하는 제1 및 제2 도전형의 제1 및 제2 강화형MOS전계효과트랜지스터들의 직렬연결을 추가로 구비하는 상보MOS회로를 구비하고, 에서 적어도 하나의 공핍형전계효과트랜지스터는 상보MOS회로의 출력노드와 제2반도체집적회로의 입/출력패드사이에 직렬로 연결된 단일의 공핍형전계효과트랜지스터를 구비하고, 단일의 공핍형전계효과트랜지스터는 전원전압라인에 연결된 게이트전극을 구비하는 것이 바람직하다.
또한, CMOS회로의 출력노드와 단일의 공핍형전계효과트랜지스터 사이의 제1노드가, 제1반도체집적회로에 연결된 출력을 구비하는 입력인버터게이트의 입력측에 연결되는 것이 바람직하다.
또한, 출력버퍼회로는, 전원전압라인과 접지라인 사이의 구동트랜지스터들로서 작용하는 제1 및 제2 도전형의 제1 및 제2 강화형MOS전계효과트랜지스터들의 직렬연결을 추가로 구비하는 상보MOS회로를 구비하고, 에서 적어도 하나의 공핍형전계효과트랜지스터는, 상보MOS회로의 출력노드와 제2반도체집적회로의 입/출력패드사이에 직렬로 연결된 제1공핍형전계효과트랜지스터; 상보MOS회로의 출력노드와 제2반도체집적회로의 입/출력패드 사이에 직렬로 연결된 제1공핍형전계효과트랜지스터; 및 제2반도체집적회로의 입/출력패드와 제1반도체집적회로에 연결된 출력을 가지는 입력인버터게이트의 입력측 사이에 직렬로 연결되고, 전원전압라인에 연결된 게이트전극을 구비하는 제2 공핍형전계효과트랜지스터를 포함하는 것이 바람직하다.
또한, 출력버퍼회로는 공통폭 및 제1 길이에 의해 정의된 제1 직사각형영역내에 제공되며, 적어도 하나의 공핍형전계효과트랜지스터는 공통폭 및 제2 길이에 의해 정의된 제2 직사각형영역 내에 제공되며, 제1 및 제2 직사각형영역들이 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 것이 바람직하다.
또한, 출력버퍼회로가, 전원전압라인과 접지라인 사이의 구동트랜지스터들로서 작용하는 제1 및 제2 도전형의 제1 및 제2 강화형MOS전계효과트랜지스터들의 직렬연결을 추가로 구비하는 상보M0S회로를 구비하고, 에서 적어도 하나의 공핍형전계효과트랜지스터는, 상보MOS회로의 출력노드와 제2반도체집적회로의 입/출력패드사이에 직렬로 연결되고 전원전압라인에 연결된 게이트전극을 구비하는 단일의 공핍형전계효과트랜지스터를 구비하고, 에서 제1 강화형MOS전계효과트랜지스터는 공통폭 및 제1 길이에 의해 정의된 제1 직사각형영역 내에 제공되며, 에서 제2 강화형MOS전계효과트랜지스터는 공통폭 및 제2 길이에 의해 정의된 제2 직사각형영역내에 제공되며, 에서 단일의 공핍형전계효과트랜지스터는 공통폭 및 제3 길이에 의해 정의된 제3 직사각형영역 내에 제공되어서, 제1, 제2 및 제3 직사각형영역들이 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1, 제2 및 제3 길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 것이 바람직하다.
또, 출력버퍼회로가, 전원전압라인과 접지라인 사이의 구동트랜지스터들로서 작용하는 제1 및 제2 도전형의 제1 및 제2 강화형MOS전계효과트랜지스터들의 직렬연결을 추가로 구비하는 상보MOS회로를 구비하고, 에서 적어도 하나의 공핍형전계효과트랜지스터는, 상보MOS회로의 출력노드와 제2반도체집 적회로의 입/출력패드 사이에 직렬로 연결된 제1공핍형전계효과트랜지스터; 및 제2반도체집적회로의 입/출력패드와 제1반도체집적회로에 연결된 출력을 가지는 입력인버터게이트의 입력측사이에서 직렬로 연결되고, 전원전압라인에 연결된 게이트전극을 구비하는 제2 공핍 형 전계효과트랜지스터를 구비하고, 에서 제1 강화형M0S전계효과트랜지스터는 공통폭 및 제1 길이에 의해 정의된 제1 직사각형영역 내에 제공되며, 에서 제2 강화형MOS전계효과트랜지스터는 공통폭 및 제2 길이에 의해 정의된 제2 직사각형영역내에 제공되며, 에서 제1 및 제2 공폅형전계효과트랜지스터는 공통폭 및 제3 길이에 의해 정의된 제3 직사각형영역 내에 제공되어서, 제1, 제2 및 제3 직사각형영역들이 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1, 제2 및 제3 길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 것이 바람직하다.
본 발명의 제3실시형태는, 제1레벨의 전원전압에 의해 구동되는 제1반도체집적회로와 제1레벨의 전원전압보다 높은 제2레벨의 전원전압에 의해 구동되는 제2반도체집적회로 사이에 연결된 반도체인터페이스회로를 제공한다. 반도체인터페이스회로는, 구동트랜지스터들로서 작용하는 제1 및 제2 도전형의 제1 및 제2 강화형MOS전계효과트랜지스터들의 직렬 연결을 더 구비하고, 전원전압라인과 접지라인 사이에 연결되어 있고, 제1반도체집적회로에 연결되어 있는 입력측과 출력단자를 구비하는 상보NI0S회로; 및 상보M0S회로의 출력노드와 제2반도체집적회로의 입/출력패드 사이에 직렬로 연결되고, 전원전압라인에 연결된 게이트전극을 구비하는 단일의 공핍형전계효과트랜지스터를 구비하고, 에서 단일의 공핍형전계효과트랜지스터는, 상보MOS회로와 실질적으로 동일한 구동능력을 가진 단일의 공핍형전계효과트랜지스터를 제공하기 위해 채널길이와 채널폭의 곱으로 정의되는 트랜지스터사이즈를 가지며, 에서 단일의 공핍형전계효과트랜지스터의 트랜지스터사이즈와 출력버퍼회로에서 제1 및 제2 강화형MOS전계효과트랜지스터들의 트랜지스터사이즈들은, 입/출력패드를 통해서 흐르는 구동전류를 출력버퍼회로와 단일의 공핍형전계효과트랜지스터의 전체 레이아웃면적으로 나누어 얻어진 비율로 정의되는 구동전류효율이 최대가 되도록 결정된다.
또, 단일의 공핍형전계효과트랜지스터와 출력버퍼회로 사이의 구동능력의 차이는, 단일의 공핍형전계효과트랜지스터와 출력버퍼회로의 제조 시 구동능력에 있어서 가변범위의 10% 이내에 있는 것이 바람직하다.
또, 제1 강화형MOS전계효과트랜지스터는 공통폭 및 제1 길이에 의해 정의된 제1 직사각형영역 내에 제공되며, 에서 제2 강화형MOS전계효과트랜지스터는 공통폭 및 제2 길이에 의해 정의된 제2 직사각형영역 내에 제공되며, 에서 단일의 공핍형전계효과트랜지스터는 공통폭 및 제3 길이에 의해 정의된 제3 직사각형영역 내에제공되어서, 제1, 제2 및 제3 직사각형영역들이 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1, 제2 및 제3 길이들의 합에 의해 정의된 반도체인터페이스회로직사각형셀유넛을 형성하는 것이 바람직하다.
본 발명의 제4실시형태는, 제1레벨의 전원전압에 의해 구동되는 제1반도체집적회로와 제1레벨의 전원전압보다 높은 제2레벨의 전원전압에 의해 구동되는 제2반도체집적회로 사이에 연결된 반도체인터페이스회로를 제공한다. 반도체인터페이스회로는, 구동트랜지스터들로서 작용하는 제1 및 제2 도전형의 제1 및 제2 강화형MOS전계효과트랜지스터들의 직렬 연결을 더 구비하고, 전원전압라인과 접지라인 사이에 연결되어 있고, 제1반도체집적회로에 연결되어 있는 입력측과 출력단자를 구비하는 상보MOS회로; 상보MOS회로의 출력노드와 제2반도체집적회로의 입/출력패드사이에 직렬로 연결된 제1공핍형전계효과트랜지스터; 및 제2반도체집적회로의 입/출력패드와 제1반도체집적회로에 연결된 출력을 가지는 입력인버터게이트의 입력측사이에 직렬로 연결되고, 전원전압라인에 연결된 게이트전극을 구비하는 제2 공핍형전계효과트랜지스터를 구비하고, 에서 제1 및 제2 공핍형전계효과트랜지스터들은 제1 및 제2 트랜지스터사이즈들을 가지며, 이들 각각은, 제1 및 제2 트랜지스터사이즈들이 상보MOS회로와 실질적으로 동일한 구동능력을 가진 제1 및 제2 공핍형전계효과트랜지스터들을 제공하기 위해 결정되도록, 채널길이와 채널폭의 적에 의해 정의되며, 에서 제1 및 제2 공핍형전계효과트랜지스터들의 제1 및 제2 트랜지스터사이즈와, 출력버퍼회로에서 제1 및 제2 강화형MOS전계효과트랜지스터들의 트랜지스터사이즈들은, 입/출력패드를 통해서 흐르는 구동전류를 출력버퍼회로와 제1 및제2 공핍형전계효과트랜지스터들의 전체 레이아웃면적으로 나누어 정의되는 구동전류효율을 최대로 하기 위해 결정된다.
제1 및 제2 공핍형전계효과트랜지스터들과 출력버퍼회로 사이의 구동능력의 차이는, 제1 및 제2 공핍형전계효과트랜지스터들과 출력버퍼회로의 제조 시 구동능력에 있어서 가변범위의 10% 이내에 있는 것이 바람직하다.
또, 제1 강화형MOS전계효과트랜지스터는 공통폭 및 제1 길이에 의해 정의된 제1 직사각형영역 내에 제공되며, 에서 제2 강화형MOS전계효과트랜지스터는 공통폭및 제2 길이에 의해 정의된 제2 직사각형영역 내에 제공되며, 에서 제1 및 제2 공핍형전계효과트랜지스터들은 공통폭 및 제3 길이에 의해 정의된 제3 직사각형영역내에 제공되어서, 제1, 제2 및 제3 직사각형영역들이 길이방향으로 배열되어, 공통폭의 표준사이즈와 제l, 제2 및 제3 길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 것이 바람직하다.
본 발명의 제5실시형태는, 제1레벨의 전원전압에 의해 구동되는 제1반도체장치와, 제1레벨의 전원전압보다 높은 제2레벨의 전원전압에 의해 구동되는 제2반도체장치 사이에 연결된 반도체인터페이스회로의 레이아웃사이즈를 최적화하기 위한방법을 제공한다. 반도체인터페이스회로는, 제1반도체장치에 연결되어 있는 출력버퍼회로; 및 출력버퍼회로와 제2반도체장치 사이에 연결되어 있는 적어도 하나의 공핍형전계효과트랜지스터를 포함한다. 방법은, 출력버퍼회로의 구동능력을 설정하고 공통폭 및 제1 길이의 제1 직사각형영역을 정의하기 위해 공통폭 및 제1 길이의 설정하여, 제1 직사각형영역상에 버퍼회로를 제공하는 단계;적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 및 제2 직사각형영역들이 길이방향으로 배열되어 공통폭의 표준사이즈와 제1 및 제2 길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유넛을 형성하는 단계; 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계; 제1 판단이 얻어질 수 없는경우, 이어서 계산단계로 되돌아가기 위해, 적어도 하나의 공핍형전계효과트랜지스터의 구동능력이 출력버퍼회로의 구동능력과 실질적으로 동일하거나 비슷한 경우의 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 변화시기는 단계: 및 제1 판단이 얻어질 때까지 앞선 단계들을 반복하는 단계를 포함한다.
또, 출력버퍼회로의 구동능력이 소정의 요구를 만족하는지를 판단하는 제2판단을 행하는 단계; 제2 판단이 얻어지지 않으면, 이어서 트랜지스터사이즈 설정단계로 되돌아가기 위해 출력버퍼회로의 구동능력을 변화하는 단계; 및 제2 판단이 얻어질 때까지 앞선 단계들을 반복하는 단계를 추가로 구비하는 것이 바람직하다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제l단계는: 공통폭을 설정하는 단계; 제1 강화형M0S전계효과트랜지스터의 제1구동능력을 설정하여 제1 길이의 제1 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제1 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제1 절반직사각형영역 상에 제1 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역 상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고, 제2 단계는: 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는: 적어도 하나의 공핍형전계효과트랜지스터와 제2 반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 구비하는 것이 바람직하다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는:공통폭을 설정하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제2 절반직사각형영역 상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역 상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고, 제2 단계는: 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는: 적어도 하나의 공핍형전계효과트랜지스터와 제2 반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다. 또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비한다. 제1단계는, 공통폭을 설정하는 단계; 제1 강화형MOS전계효과트랜지스터의 제1 구동능력을 설정하여 제1 길이의 제l 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제1 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제1 절반직사각형영역 상에 제1 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계와, 공통폭을 설정하는 단계를 구비한다. 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비한다. 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함한다.
또, 버퍼회로는, 제1 도전형의 제l 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제l단계는, 공통폭을 설정하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 공통폭을 설정하는 단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2 반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및제2 절반영역들과 제2 직사각형영역의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
본 발명의 제 6실시형태는, 제1레벨의 전원전압에 의해 구동되는 제1반도체장치와 제1레벨의 전원전압보다 높은 제2레벨의 전원전압에 의해 구동되는 제2반도체장치 사이에 연결되고, 제1반도체장치에 연결되어 있는 출력버퍼회로; 및 출력버퍼회로와 제2반도체장치 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 구비하는 반도체인터페이스회로의 레이아웃사이즈를 최적화하기 위한 방법에 있어서, 출력버퍼회로의 구동능력을 설정하고 공통폭 및 제1 길이의 제1 직사각형영역을 정의하기 위해 공통폭 및 제1 길이의 설정하여, 제1 직사각형영역상에 버퍼회로를 제공하는 단계; 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 및 제2 직사각형영역들이 길이방향으로 배열되어 공통폭의 표준사이즈와 제1 및 제2 길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계; 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계; 제1 판단이 얻어질 수 없는 경우, 이어서 계산단계로 되돌아가기 위해, 적어도 하나의 공핍형전계효과트랜지스터의 구동능력이 출력버퍼회로의 구동능력과 실질적으로 동일하거나 비슷한 경우의 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 변화시키는 단계; 및 제1 판단이 얻어질 때까지 앞선 단계들을 반복하는 단계들을 반복하는 단계를 포함한다.
또, 방법은, 출력버퍼회로의 구동능력이 소정의 요구를 만족하는 지를 판단하는 제2 판단을 행하는 단계; 제2 판단이 얻어지지 않는 경우에, 이어서 트랜지스터사이즈 설정단계로 되돌아가기 위해 출력버퍼회로의 구동능력을 변화하는 단계; 및 제2 판단이 얻어질 때까지 앞선 단계들을 반복하는 단계를 추가로 구비하는 것이 바람직하다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제1 강화형MOS전계효과트랜지스터의 제1 구동능력을 설정하여 제1 길이의 제1 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제1 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제1 절반직사각형영역상에 제1 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서,제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2 반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들의 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함한다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2 반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들의 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
또, 버퍼회로는, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제1 강화형MOS전계효과트랜지스터의 제1 구동능력을 설정하여 제1 길이의 제1 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제1 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제1 절반직사각형영역상에 제1 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계와 공통폭을 설정하는 단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와. 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들의 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
또, 버퍼회로는, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제2 강화형MOS전꼐효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2. 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 공통폭을 설정하는 단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유넛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2 반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제l 및 제2 절반영역들의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함한다.
본 발명의 제 7실시형태는, 제1레벨의 전원전압에 의해 구동되는 제1반도체장치와, 제1레벨의 전원전압보다 높은 제2레벨의 전원전압에 의해 구동되는 제2반도체장치 사이에 연결되고, 제1반도체장치에 연결되어 있는 출력버퍼회로; 및 출력버퍼회로와 제2 반도체장치 사이에 연결되어 있는 적어도 하나의 공핍형전계효과트랜지스터를 구비하는 반도체인터페이스회로의 레이아웃사이즈를 최적화하기 위한 회로시뮬레이터에 있어서, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형M0S전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 공통폭을 설정하는 단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 구비하는 공정들을 수행한다.
공정들은, 출력버퍼회로의 구동능력이 소정의 요구를 만족하는지를 판단하는 제2 판단을 행하는 단계; 제2 판단이 얻어지지 않으면, 이어서 트랜지스터사이즈 설정단계로 되돌아가기 위해 출력버퍼회로의 구동능력을 변화하는 단계; 및 제2 판단이 얻어질 때까지 앞선 단계들을 반복하는 단계를 추가로 구비하는 것이 바람직하다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제1 강화형MOS전계효과트랜지스터의 제1 구동능력을 설정하여 제1 길이의 제1 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제1 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제1 절반직사각형영역상에 제1 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유넛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함한다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는단계를 포함하는 것이 바람직하다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제1 강화형MOS전계효과트랜지스터의 제1 구동능력을 설정하여 제1 길이의 제l 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제1 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제1 절반직사각형영역상에 제1 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계와, 공통폭을 설정하는 단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해. 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 공통폭을 설정하는 단계를 구비하고, 제2 단계는,
적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함은로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역의 전체레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
본 발명의 제 8실시형태는, 제1레벨의 전원전압에 의해 구동되는 제1반도체장치와, 제1레벨의 전원전압보다 높은 제2레벨의 전원전압에 의해 구동되는 제2 반도체장치 사이에 연결되고, 제1 반도체장치에 연결되어 있는 출력버퍼회로; 및 출력버퍼회로와 제2반도체장치 사이에 연결되어 있는 적어도 하나의 공핍형전계효과트랜지스터를 구비하는 반도체인터페이스회로의 레이아웃사이즈를 최적화하기 위한 회로시뮬레이터에 있어서, 출력버퍼회로의 구동능력을 설정하고 공통폭 및 제1 길이의 제1 직사각형영역을 정의하기 위해 공통폭 및 제1 길이의 설정하여, 제1 직사각형영역상에 버퍼회로를 제공하는 단계; 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 및 제2 직사각형영역들이 길이방향으로 배열되어 공통폭의 표준사이즈와 제1 및 제2 길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계; 적어도 하나의 공핌형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기위해, 구동전류를 계산하는 단계; 제1 판단이 얻어질 수 없는 경우, 이어서 계산단계로 되돌아가기 위해, 적어도 하나의 공핍형전계효과트랜지스터의 구동능력이 출력버퍼회로의 구동능력과 실질적으로 동일하거나 비슷한 경우의 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 변화시키는 단계; 및 제1 판단이 얻어질 때까지 앞선 단계들을 반복하는 공정들을 수행한다.
또, 공정들은, 출력버퍼회로의 구동능력이 소정의 요구를 만족하는 지를 판단하는 제2 판단을 행하는 단계; 제2 판단이 얻어지지 않으면, 이어서 트랜지스터사이즈 설정단계로 되돌아가기 위해 출력버퍼회로의 구동능력을 변화하는 단계; 및 제2 판단이 얻어질 때까지 앞선 단계들을 반복하는 단계를 추가로 구비하는 것이 바람직하다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제1 강화형MOS전계효과트랜지스터의 제1 구동능력을 설정하여 제1 길이의 제1 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제1 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제1 절반직사각형영역상에 제1 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들의 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들의 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함한다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제1 강화형MOS전계효과트랜지스터의 제1 구동능력을 설정하여 제1 길이의 제1 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제1 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제1 절반직사각형영역상에 제l 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계와, 공통폭을 설정하는 단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의제1 및 제2 절반영역들의 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비한다. 제1단계는, 공통폭을 설정하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 공통폭을 설정하는 단계를 구비한다. 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비한다. 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
본 발명의 제 9실시형태는, 제1레벨의 전원전압에 의해 구동되는 제1반도체장치와, 제1레벨의 전원전압보다 높은 제2레벨의 전원전압에 의해 구동되는 제2반도체장치 사이에 연결되고, 제1반도체장치에 연결되어 있는 출력버퍼회로: 및 출력버퍼회로와 제2반도체장치 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 구비하는 반도체인터페이스회로의 레이아웃사이즈를 최적화하기 위한 컴퓨터-리더블 프로그램을 저장하기 위한 기억매체에 있어서, 에서 컴퓨터-리더블 프로그램은, 출력버퍼회로의 구동능력을 설정하고 공통폭 및 제1 길이의 제1 직사각형영역을 정의하기 위해 공통폭 및 제1 길이의 설정하여, 제1 직사각형영역상에 버퍼회로를 제공하는 단계; 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 및 제2 직사각형영역들이 길이방향으로 배열되어 공통폭의 표준사이즈와 제1 및 제2 길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을형성하는 단계; 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역과 제2 직사각형영역의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기위해, 구동전류를 계산하는 단계; 제1 판단이 얻어질 수 없는 경우, 이어서 계산단계로 되돌아가기 위해, 적어도 하나의 공핍형전계효과트랜지스터의 구동능력이 출력버퍼희로의 구동능력과 실질적으로 동일하거나 비슷한 경우의 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 변화시키는 단계; 및 제1 판단이 얻어질 때까지 앞선 단계들을 반복하는 단계를 포함한다.
컴퓨터-리더블 프로그램이, 출력버퍼회로의 구동능력이 소정의 요구를 만족하는 지를 판단하는 제2 판단을 행하는 단계; 제2 판단이 얻어지지 않으면, 이어서 트랜지스터사이즈 설정단계로 되돌아가기 위해, 출력버퍼회로의 구동능력을 변화하는 단계; 및 제2 판단이 얻어질 때까지 앞선 단계들을 반복하는 단계를 추가로 구비하는 것이 바람직하다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제1 강화형MOS전계효과트랜지스터의 제1 구동능력을 설정하여 제1 길이의 제1 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제1 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제1 절반직사각형영역상에 제1 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
또, 버퍼회로는, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비한다. 제1단계는, 공통폭을 설정하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계를 구비한다. 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비한다. 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과드랜지스터를 추가로 구비하는 상보MOS회로를 구비한다. 제1단계는, 공통폭을 설정하는 단계; 제1 강화형MOS전계효과트랜지스터의 제1 구동능력을 설정하여 제1 길이의 제1 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제1 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제1 절반직사각형영역상에 제1 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는단계와, 공통폭을 설정하는 단계를 구비한다. 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 체1 및 제2절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유넛을 형성하는 단계를 구비한다. 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의제1 및 제2 절반영역들과 제2 직사각형영역의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비한다. 제1단계는, 공통폭을 설정하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 공통폭을 설정하는 단계를 구비한다. 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비한다. 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
본 발명의 제10실시형태는, 제1레벨의 전원전압에 의해 구동되는 제1반도체 장치와, 제1레벨의 전원전압보다 높은 제2레벨의 전원전압에 의해 구동되는 제2반도체장치 사이에 연결되고, 제1반도체장치에 연결되어 있는 출력버퍼회로; 및 출력버퍼회로와 제2반도체장치 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 구비하는 반도체인터페이스회로의 레이아웃사이즈를 최적화하기 위한 컴퓨터-리더블 프로그램을 저장하기 위한 기억매체에 있어서, 컴퓨터-리더블 프로그램은, 출력버퍼회로의 구동능력을 설정하고 공통폭 및 제1 길이의 제l 직사각형영역을 정의하기 위해 공통폭 및 제1 길이의 설정하여, 제1 직사각형영역상에 버퍼회로를 제공하는 단계; 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 및 제2 직사각형영역들이 길이방향으로 배열되어 공통폭의 표준사이즈와 제1 및 제2 길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계; 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계; 제1 판단이 얻어질 수 없는 경우, 이어서 계산단계로 되돌아가기 위해, 적어도 하나의 공핍형전계효과트랜지스터의 구동능력이 출력버퍼회로의 구동능력과 실질적으로 동일하거나 비슷한 경우의 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 변화시키는 단계; 및 제1 판단이 얻어질 때까지 앞선 단계들을 반복하는 단계를 포함한다.
또, 컴퓨터-리더블 프로그램이, 출력버퍼회로의 구동능력이 소정의 요구를 만족하는 지를 판단하는 제2 판단단계; 제2 판단이 얻어지지 않으면, 이어서 트랜지스터사이즈 설정단계로 되돌아가기 위해 출력버퍼희로의 구동능력을 변화하는 단계; 및 제2 판단이 얻어질 때까지 앞선 단계들을 반복하는 단계를 추가로 구비하는 것이 바람직하다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제1 강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 제1 길이의 제1 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제1 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제1 절반직사각형영역상에 제1 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들의 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함한다.
또, 버퍼회로는, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비한다. 제1단계는, 공통폭을 설정하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계를 구비한다. 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비한다. 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들의 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
또, 버퍼회로는, 제l 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비하고, 제1단계는, 공통폭을 설정하는 단계; 제1 강화형MOS전계효과트랜지스터의 제1 구동능력을 설정하여 제1 길이의 제1 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제1 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제l 절반직사각형영역상에 제1 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계와, 공통폭을 설정하는 단계를 구비하고, 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고, 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들의 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
또, 버퍼회로는, 제1 도전형의 제1 강화형MOS전계효과트랜지스터와 제2 도전형의 제2 강화형MOS전계효과트랜지스터를 추가로 구비하는 상보MOS회로를 구비한다. 제1단계는, 공통폭을 설정하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제1 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는 단계; 제2 강화형MOS전계효과트랜지스터의 제2 구동능력을 설정하여 제1 길이의 제2 절반길이를 구해서, 제1 직사각형영역에서 공통폭과 제2 절반길이로 이루어진 제2 절반직사각형영역을 정의하여, 제2 절반직사각형영역상에 제2 강화형MOS전계효과트랜지스터를 제공하는단계; 공통폭을 설정하는 단계를 구비한다. 제2 단계는, 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고, 공통폭 및 제2 길이의 제2 직사각형영역을 정의하기 위해 제2 길이의 설정하여, 제2 직사각형영역 상에 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 제1 직사각형영역의 제1 및 제2 절반영역들과 제2 직사각형영역을 길이방향으로 배열되어, 공통폭의 표준사이즈와 제1 및 제2 절반길이들 및 제2 길이의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비한다. 제3 단계는, 적어도 하나의 공핍형전계효과트랜지스터와 제2반도체장치 사이에 흐르는 구동전류를 제1 직사각형영역의 제1 및 제2 절반영역들의 전체 레이아웃면적으로 구동전류를 나누는 것으로 정의되는 구동전류효율이 최대치인지를 판단하는 제1 판단을 행하기 위해, 구동전류를 계산하는 단계를 포함하는 것이 바람직하다.
이하 첨부 도면들을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다.
[제1실시예]
도 2를 참조하여 본 발명에 따른 제1실시예를 설명한다. 도 2는 다른 전압레벨들에 의해 구동되는 두 개의 반도체집적회로들 사이에 있는 신규한 반도체인터페이스회로를 나타내는 회로도이다. 신규한 반도체인터페이스회로는 제1전원전압레벨에 의해 구동되는 제1반도체집적회로와 제1전원전압레벨보다 높은 제2전원전압레벨에 의해 구동되는 제2반도체집적회로사이에 연결된다. 제1 및 제2반도체집적회로들에 대한 설명은 생략한다. 신규한 반도체인터페이스회로는 점선의 직사각형으로 표시된 출력버퍼회로(3)와 점선의 직사각형으로 표시된 공핍형MOS전계효과트랜지스터(7)를 구비한다. 출력버퍼회로(3)는 제1반도체집적회로에 연결된 입력측과 공핍형MOS전계효과트랜지스터(7)에 연결된 출력노드(4)를 갖는 상보MOS회로를 구비한다. 공핍형MOS전계효과트랜지스터(7)는 상보MOS회로의 출력노드(4)와 제2반도체집적회로의 입/출력패드(5)사이에 직렬로 연결된다. 공핍형MOS전계효과트랜지스터(7)는 n채널형이다. 상보MOS회로는 전원전압라인(6)과 접지라인사이에서 직렬연결된 p채널강화형MOS전계효과트랜지스터(1)와 n채널강화형MOS전계효과트랜지스터(2)로 이루어진다. p채널강화형MOS전계효과트랜지스터(1)와 n채널강화형M0S전계효과트랜지스터(2)는 제1 및 제2구동트랜지스터들로서 역할을 한다. p채널강화형MOS전계효과트랜지스터(1)와 n채널강화형MOS전계효과트랜지스터(2)의 게이트전극들은 제1반도체집적회로로부터의 출력신호들을 받기 위해 제1반도체집적회로의 출력측에 연결된다. 공핍형MOS전계효과트랜지스터(7)의 게이트전극은 전원전압라인(6)에 연결된다. 상보MOS회로의 출력노드(4)는 제1반도체집적회로에 연결된 출력측을 갖는 인버터게이트(8)의 입력측에 연결된다.
본 발명에서는 공핍형MOS전계효과트랜지스터(7)가 출력버퍼회로(3)의 구동능력에 가깝거나 실질적으로 동일한 구동능력을 갖도록 설계되는 것이 필수적이다. 예컨대, 공핍형MOS전계효과트랜지스터(7)와 출력버퍼회로(3)사이의 구동능력의 차이는 공핍형MOS전계효과트랜지스터와 출력버퍼회로제조 시의 구동능력 변화범위의 10% 이내이다. 공폅형MOS전계효과트랜지스터(7)의 구동능력이 출력버퍼회로의 구동능력에 가깝거나 실질적으로 동일하게되는 경우, 입/출력패드(5)를 통해 흐르는 구동전류를 출력버퍼회로(3)와 공핍 형MOS전계효과트랜지스터(7)의 전체 레이아웃면적 또는 출력버퍼회로(3)의 레이아웃면적으로 나누어 얻어지는 비율로 정의되는 구동전류효율을 최대화할 수 있다. 반도체인터페이스회로의 구동전류효율을 최대화함으로써, 구동능력을 충분히 높게 유지하지 않고도 반도체인터페이스회로의 집적도를증가시킬 수 있게 한다.
도 3은 p형반도체기판의 p형웰영역에 형성된 공핍형MOS전계효과트랜지스터를 나타내는 단편적인 단면의 정면도이다. p형반도체기판(9)은 접지된다. p형웰영역(10)은 p형반도체기판(9) 상에 형성된다. n형소스확산영역(11-1)과 n형드레인확산영역(11-2)은 p형웰영역(10)의 상부영역에 선택적으로 형성된다. p형켈영역(10)의 웰전위를 고정하기 위하여 p형웰영역(10)의 상부영역에 p형확산영역(14)이 선택적으로 형성된다. 소스전극(12)은 소스확산영역(11-1)에 연결된다. 드레인전극(13)은 드레인확산영역(11-2)에 연결된다. 웰전위고정전극(15)은 p형확산영역(14)에 연결된다. 웰전위고정전극(15)은 최저전위인 p형웰영역(10)의 고정전위에 고정되도록 접지된다·p형웰영역(10)상에 게이트산화막(16)이 형성된다. 채널영역이 소스 및 드레인확산영역들(11-1 및 11-2)사이에서 규정되고 게이트산화막(16)아래에 위치된다. 게이트산화막(16)상에 게이트전극(17)이 형성된다. 게이트전극(17)의 측벽들상에 측벽산화막들이 형성되는 것도 가능하다. 채널영역의 불순물농도는 0V 또는 그이하의 문턱전압을 가지도록 조절된다.
도 4는 상기 신규한 반도체인터페이스회로의 레이아웃을 나타내는 평면도이다. 출력버퍼회로(3)의 상보MOS회로의 p채널강화형MOS전계효과트랜지스터(1)는 n형웰영역(19)에 대응하는 제1셀영역(101)에 제공된다. 버퍼회로(3)의 상보MOS회로의 n채널강화형MOS전계효과트랜지스터(2)는 p형웰영역(10)에 대응하는 제2셀영역(102)에 제공된다. 공핍형MO전계효과트랜지스터(7)는 p형웰영역(10)에 대응하는 제3셀영역(103)에 제공된다. 제1셀영역(101)은 공통폭 "Wb"와 제1길이 "Lp"를 갖는 직사각형의 형태를 갖는다. 제2셀영역(102)은 공통폭 "Wb" 와 제2길이 "Ln"를 갖는 직사각형의 형태를 갖는다. 제3셀영역(103)은 공통폭 "Wb"와 제3길이 "Ld"를 갖는 직사각형의 형태를 갖는다. 제1, 제2 및 제3셀영역들(101, 102 및 103)은 동일한 폭 또는 공통폭 "Wb"를 갖는다. 제1, 제2 및 제3셀영역들(101,102 및 103)은 길이방향으로 정렬되어, 공통폭 "Wb"와 제1, 제2 및 제3길이들(Lp, Ln 및 Ld)의 전체 길이를 갖는 셀유닛(110)을 형성함으로써, 직사각형의 셀유닛(110)상에 반도체인터페이스회로가 제공된다.
제1셀영역(101)에서, 버퍼회로(3)의 상보MOS회로의 p채널강화형MOS전계효과트랜지스터(1)는 네 부분들로 분할되어 네 개의 게이트전극들(la,lb,1c 및 1d)과 세 개의 소스영역들(20a, 20b 및 20c), 및 두 개의 드레인영역들(23a 및 23b)이 제공된다. 세 개의 소스영역들(20a, 20b 및 20c)은 제1층알루미늄배선(21)을 통해 전원전압이 공급되는 전원단자(22)에 연결된다. 두 개의 드레인영역들(23a 및 23b)은 제2층알루미늄배선(24)을 통해 출력노드(4)에 연결된다. 네 개의 게이트전극들(1a, 1b, 1c 및 1d)은 제1 및 제2층알루미늄배선들(25 및 26)을 통해 p형MOS전계효과트랜지스터의 게이트전극(27)에 연결된다.
제2셀영역(102)에서, 버퍼회로(3)의 상보MOS회로의 n채널강화형MOS전계효과트랜지스터(2)는 네 부분들로 분할되어 네 개의 게이트전극들(2a, 2b, 2c 및 2d)과 세 개의 소스영역들(28a, 28b 및 28c), 및 두 개의 드레인영역들(31a 및 31b)이 제공된다. 세 개의 소스영역들(28a, 28b 및 28c)은 제1층알루미늄배선(29)을 통해 접지전압이 공급되는 접지단자(30)에 연결된다. 두 개의 드레인영역들(31a 및 31b)은 제2층알루미늄배선(24)을 통해 출력노드(4)에 연결된다. 네 개의 게이트전극들(2a, 2b, 2c 및 2d)은 제1 및 제2층알루미늄배선들(32 및 33)을 통해 n형MOS전계효과트랜지스터의 게이트전극(34)에 연결된다.
제3셀영역(103)에서, 공핍형MOS전계효과트랜지스터(7)는 네 부분들로 분할되어 네 개의 게이트전극들(7a, 7b, 7c 및 7d)과 두 개의 소스영역들(35a 및 35b), 및 세 개의 드레인영역들(36a, 36b 및 36c)이 제공된다. 두 개의 소스영역들(35a 및 35b)은 제2층알루미늄배선(24)을 통해 출력노드(4)에 연결된다. 세 개의 드레인영역들(36a, 36b 및 36c)은 제2층알루미늄배선(37)을 통해 입/출력패드(5)에 연결된다. 네 개의 게이트전극들(7a, 7b, 7c 및 7d)은 제1층알루미늄배선(38)을 통해 전원단자(22)에 연결된다. 인버터게이트(8)가 제1반도체집적회로내에 형성된다. 즉, 인버터게이트(8)는 직사각형 형태의 인터페이스셀유닛(l10)의 밖에 위치한다. 그 결과, 인터페이스셀유닛(11O)을 포함하는 셀기반(cell-base) 반도체집적회로가 얻어진다.
구동전류효율을 최대화하기 위하여, 제1, 제2 및 제3셀영역들(101, 102 및103)의 최적인 제1, 제2 및 제3길이들 및 공통폭을 결정함으로써 상기 레이아웃은 하기와 같이 최적화된다. 도 5는 공핍형MOS전계효과트랜지스터(7)뿐만 아니라 버퍼회로(3)의 p채널 및 n채널강화형MOS전계효과트랜지스터들(1 및 2)의 레이아웃 최적화를 위해 구동전류효율을 최대화하기 위하여 버퍼회로의 p채널 및 n채널강화형M0S전계효과트랜지스터들과 공핍형M0S전계효과트랜지스터의 트랜지스터사이즈들을 결정하는 방법을 도시하는 플로우챠트이다.
제1단계(S1)에서, 제1, 제2 및 제3셀영역들(101, 102 및 103)의 공통폭 "Wb"가 결정된다. 예컨대, 공통폭 "Wb"는 피치와 동일하거나 피치보다 정수배만큼 넓은 폭을 갖도록 결정된다.
제2단계(S2)에서, 출력버퍼회로(3)의 n채널강화형MOS전계효과트랜지스터(2)의 구동능력 "Wn"가 결정되어, 공통폭 "Wb"를 기준으로 한 제2셀영역(102)의 제2길이 "Ln"이 구해진다.
제3단계(S3)에서, 버퍼회로(3)의 p채널강화형MOS전계효과트랜지스터(1)의 구동능력 "Wp"가 결정되어, 공통폭 "Wb"를 기준으로 한 제1셀영역(101)의 제1길이 "Lp"가 구해진다.
제4단계(S4)에서, 트랜지스터사이즈 "Wd", 예컨대, 공핍 형MOS전계효과트랜지스터(7)의 채널길이 및 채널폭이 결정되어 공핍형MOS전계효과트랜지스터(7)상에 제공되는 제3셀영역(103)의 제3길이 "Ld"가 구해진다. 여기서, 트랜지스터사이즈"Wd"는 추정사이즈보다 작게 설정된다.
제5단계(S5)에서, 스파이스(SPICE: simulation program with intergrated circuit emphasis)같은 잘 알려지고 입수가능한 회로시뮬레이터를 사용함으로써, 입/출력전압을 통해 흐르는 구동전류(Ioh)를 구하기 위해 전원전압(VDD)보다 0.4V낮은 전압으로 설정된 조건하에서 입/출력패드(5)로부터 흐르는 전류를 평가하기 위하여, 입/출력패드(5)의 출력전압이 전원전압의 하이전압과 동일한 레벨이 되도록 설정된다. 그 후에, 구동전류를 제1 및 제2셀영역(101 및 102)의 전체 면적으로 나누어 버퍼회로(3)의 단위면적 당 구동전류(Ioh)로 정의되는 구동전류효율 "E"가 아래의 식과 같이 구해진다.
E = Ioh/[{(Lp+Ln)} x Wb]
제6단계(S6)에서, 구동전류효율 "E"가 최대치인지가 확인된다. 구동전류효율 "E"가 최대치가 아니라면, 제4단계(S4)로 돌아가서 공핍형MOS전계효과트랜지스터(7)의 트랜지스터사이즈 "Wd"를 소폭 증가시킨 다음 제3셀영역(103)의 제3길이를 구한 후, 제5단계(S5)로 다시 진행한다. 제5단계(S5)에서, 입/출력전압을 통해 흐르는 새로운 구동전류(Ioh)는 상술한 방식으로 회로시뮬레이터에 의해 계산된다. 이어서, 새로 계산된 구동전류를 전체 레이아웃면적으로 나누어 버퍼회로(3)의 단위면적 당 구동전류(Ioh)로 정의되는 새로운 구동전류효율 "E"가 구해지고, 구동전류효율 "E"가 최대치인지가 확인된다. 전술한 루프 프로세스들은 계속 반복되어, 구해진 구동능력곡선이 최대구동전류를 얻기 위한 최적의 트랜지스터사이즈 "WdMAX"에 관한 정보를 제공하도록 도 6에 도시된 공핍형MOS전계효과트랜지스터(7)의 트랜지스터사이즈 "Wd"에 대한 구동전류(Ioh)의 변화를 나타내는 구동전류곡선을 구한다. 일단 최대구동전류효율 "E"가 확인된다면, 다음 단계로 진행된다.
제7단계(S7)에서는, 구동능력이 요구를 만족하는 지가 확인된다. 구동능력이 요구된 범위보다 낮다면, 제2단계(S2)로 돌아가서 n채널강화형MIOS전계효과트랜지스터(2)의 구동능력 "Wn"을 증가시켜 제2셀영역(102)의 제2길이 "Ln"을 구한다. 이어서, 제3단계(S3)로 가서 p채널강화형MOS전계효과트랜지스터(l)의 구동능력 "Wp"도 증가되어 제1셀영역(101)의 제1길이 "Lp"가 구해진다. 구동능력이 요구된 범위를 만족하는 것으로 확인될 때까지 상술한 제4, 제5 및 제6단계들(S4, S5 및 S6)이 다시 수행된다. 그러나, 구동능력이 요구된 범위를 넘을 경우, 제2단계(S2)로 돌아가서, n채널강화형MOS전계효과트랜지스터(2)의 구동능력 "Wn"이 감소되어 제2셀영역(102)의 제2길이 "Ln"가 구해진다. 그 다음에, 제3단계(S3)로 가서, p채널강화형MOS전계효과트랜지스터(1)의 구동능력 "Wp"도 감소되어 제1셀영역(101)의 제1길이 "Lp"가 구해진다. 구동능력이 요구를 만족하는 것으로 확인될 때까지 상술한 제4, 제5 및 제6단계들(S4, S5 및 S6)이 다시 수행된다.
구동능력이 요구를 만족하면, 프로세스는 제8단계(S8)에서 종료된다.
[제2실시예]
본 발명에 따른 제2실시예를 상세히 설명한다. 제2실시예와 제1실시예의 차이점은, 도 7에 나타낸 바와 같이, 공핍형MOS전계효과트랜지스터의 트랜지스터사이즈 최적화 프로세스인 제2단계와 제3단계의 순서에만 있다.
다시 도 2를 참조하면, 신규한 반도체인터페이스회로는 제1전원전압레벨에 의해 구동되는 제1반도체집적회로와 제1전원전압레벨보다 높은 제2전원전압레벨에의해 구동되는 제2반도체집적회로사이에 연결된다. 제1 및 제2반도체집적회로들에 대한 설명은 생략한다. 신규한 반도체인터페이스회로는 점선의 직사각형으로 표시된 출력버퍼회로(3)와 점선의 직사각형으로 표시된 공핍형MOS전계효과트랜지스터(7)를 구비한다. 출력버퍼회로(3)는 제1반도체집적회로에 연결된 입력측과 공핍형MOS전계효과트랜지스터(7)에 연결된 출력노드(4)를 갖는 상보MOS회로를 구비한다. 공핍형MOS전계효과트랜자스터(7)는 상보MOS회로의 출력노드(4)와 제2반도체집적회로의 입/출력패드(5)사이에 직렬로 연결된다. 공핍형MOS전계효과트랜지스터(7)는 n채널형이다. 상보MOS회로는 전원전압라인(6)과 접지라인사이에서 직렬연결된 p채널강화형MOS전계효과트랜지스터(1)와 n채널강화형MOS전계효과트랜지스터(2)로 이루어진다. p채널강화형MOS전계효과트랜지스터(1)와 n채널강화형MOS전계효과트랜지스터(2)는 제1 및 제2구동트랜지스터들로서 역할을 한다. p채널강화형MOS전계효과트랜지스터(1)와 n채널강화형MOS전계효과트랜지스터(2)의 게이트전극들은 제1반도체집적회로로부터의 출력신호들을 받기 위해 제1반도체집적회로의 출력측에 연결된다. 공핍형MOS전계효과트랜지스터(7)의 게이트전극은 전원전압라인(6)에 연결된다. 상보MOS회로의 출력노드(4)는 제1반도체집적회로에 연결된 출력측을 갖는 인버터게이트(8)의 입력측에 연결된다.
본 발명에서 는 공핍형MOS전계효과트랜지스터(7)가 출력버퍼회로(3)의 구동능력에 가깝거나 실질적으로 동일한 구동능력을 갖도록 설계되는 것이 필수적이다. 예컨대, 공핍형MOS전계효과트랜지스터(7)와 출력버퍼회로(3)사이의 구동능력의 차이는 공핍형MOS전계효과트랜지스터와 출력버퍼회로제조 시의 구동능력 변화범위의 10% 이내이다. 공핍형MOS전계효과트랜지스터(7)의 구동능력이 출력버퍼회로의 구동능력에 가깝거나 실질적으로 동일하다는 것은 입/출력패드(5)를 통해 흐르는 구동전류를 출력버퍼회로(3)와 공핍형MOS전계효과트랜지스터(7)의 전체 레이아웃면적 또는 출력버퍼회로(3)의 레이아웃면적으로 나누어 얻어지는 비율로 정의되는 구동전류효율을 최대화할 수 있게 한다. 반도체인터페이스회로의 구동전류효율을 최대화함으로써, 구동능력을 충분히 높게 유지하지 않고도 반도체인터페이스회로의 집적도를 증가시킬 수 있게 한다.
도 3을 다시 참조하면, p형반도체기판(9)은 접지된다. p형웰영역(10)은 p형반도체기판(9) 상에 형성된다. n형소스확산영역(11-1)과 n형드레인확산영역(11-2)은 p형웰영역(10)의 상부영역에 선택적으로 형성된다. p형웰영역(10)의 웰전위를 고정하기 위하여 p형웰영역(10)의 상부영역에 p형확산영역(14)이 선택적으로 형성된다. 소스전극(12)은 소스확산영 역(11-1)에 연결된다. 드레인전극(13)은 드레인확산영역(11-2)에 연결된다. 웰전위고정전극(15)은 p형확산영역(14)에 연결된다. 웰전위고정전극(15)은 최저전위인 p형웰영역(10)의 고정전위에 고정되도록 접지된다. p형웰영역(10)상에 게이트산화막(16)이 형성된다. 채널영역이 소스 및 드레인확산영역들(11-1 및 11-2)사이에서 규정되고 게이트산화막(16)아래에 위치된다. 게이트산화막(16)상에 게이트전극(17)이 형성된다. 게이트전극(17)의 측벽들상에 측벽산화막들이 형성되는 것도 가능하다. 채널영역의 불순물농도는 0V 또는 그 이하의 문턱전압을 가지도록 조절된다.
도 4를 다시 참조하면, 출력버퍼회로(3)의 상보MOS회로의 p채널강화형MOS전계효과트랜지스터(1)는 n형웰영역(19)에 대응하는 제1셀영역(101)에 제공된다. 버퍼회로(3)의 상보MOS회로의 n채널강화형MOS전계효과트랜지스터(2)는 p형웰영역(10)에 대응하는 제2셀영역(102)에 제공된다. 공핍형MO전계효과트랜지스터(7)는 p형웰영역(10)에 대응하는 제3셀영역(103)에 제공된다. 제1셀영역(101)은 공통폭 "Wb"와 제1길이 "Lp"를 갖는 직사각형의 형태를 갖는다. 제2셀영역(102)은 공통폭 "Wb" 와 제2길이 "Ln"를 갖는 직사각형의 형태를 갖는다. 제3셀영역(103)은 공통폭 "Wb" 와 제3길이 "Ld"를 갖는 직사각형의 형태를 갖는다. 제1, 제2 및 제3셀영역들(101, 102 및 103)은 동일한 폭 또는 공통폭 "Wb"를 갖는다. 제1, 제2 및 제3셀영역들(101, 102 및 103)은 길이방향으로 정렬되어, 공통폭 "Wb"와 제1, 제2 및 제3길이들(Lp, Ln 및 Ld)의 전체 길이를 갖는 셀유닛(11O)을 형성함으로써, 직사각형의 셀유닛(110)상에 반도체인터페이스회로가 제공된다.
제1셀영역(101)에서, 버퍼회로(3)의 상보MOS회로의 p채널강화형MOS전계효과트랜지스터(1)는 네 부분들로 분할되어 네 개의 게이트전극들(1a, 1b,1c 및 1d)과 세 개의 소스영역들(20a, 20b 및 20c), 및 두 개의 드레인영역들(23a 및 23b)이 제공된다. 세 개의 소스영역들(20a, 20b 및 20c)은 제1층알루미늄배선(21)을 통해 전원전압이 공급되는 전원단자(22)에 연결된다. 두 개의 드레인영역들(23a 및 23b)은 제2층알루미늄배선(24)을 통해 출력노드(4)에 연결된다. 네 개의 게이트전극들(1a, 1b, 1c 및 1d)은 제1 및 제2층알루미늄배선들(25 및 26)을 통해 p형MOS전계효과트랜지스터의 게이트전극(27)에 연결된다.
제2셀영역(102)에서, 버퍼회로(3)의 상보MOS회로의 n채널강화형MOS전계효과트랜지스터(2)는 네 부분들로 분할되어 네 개의 게이트전극들(2a, 2b, 2c 및 2d)과세 개의 소스영역들(28a, 28b 및 28c), 및 두 개의 드레인영역들(31a 및 31b)이 제공된다. 세 개의 소스영역들(28a, 28b 및 28c)은 제1층알루미늄배선(29)을 통해 접지전압이 공급되는 접지단자(30)에 연결된다. 두 개의 드레인영역들(31a 및 31b)은 제2층알루미늄배선(24)을 통해 출력노드(4)에 연결된다. 네 개의 게이트전극들(2a, 2b, 2c 및 2d)은 제1 및 제2층알루미늄배선들(32 및 33)을 통해 n형MOS전계효과트랜지스터의 게이트전극(34)에 연결된다.
제3셀영 역(103)에서, 공핍형MOS전계효과트랜지스터(7)는 네 부분들로 분할되어 네 개의 게이트전극들(7a, 7b, 7c 및 7d)과 두 개의 소스영역들(35a 및 35b), 및 세 개의 드레인영역들(36a, 36b 및 36c)이 제공된다. 두 개의 소스영역들(35a 및 35b)은 제2층알루미늄배선(24)을 통해 출력노드(4)에 연결된다. 세 개의 드레인영역들(36a, 36b 및 36c)은 제2층알루미늄배선(37)을 통해 입/출력패드(5)에 연결된다. 네 개의 게이트전극들(7a, 7b, 7c 및 7d)은 제1층알루미늅배선(38)을 통해 전원단자(22)에 연결된다. 인버터게이트(8)가 제1반도체집적회로내에 형성된다. 즉, 인버터게이트(8)는 직사각형 형태의 인터페이스셀유닛(110)의 밖에 위치한다. 그 결과, 인터페이스셀유닛(110)을 포함하는 셀기반 반도체집적회로가 얻어진다.
구동전류효율을 최대화하기 위하여, 제1, 제2 및 제3셀영역들(101, 102 및103)의 최적인 제1, 제2 및 제3길이들 및 공통폭을 결정함으로써 상기 레이아웃은 하기와 같이 최적화된다. 도 7은 공핍형MOS전계효과트랜지스터(7)뿐만 아니라 버퍼회로(3)의 p채널 및 n채널강화형MOS전계효과트랜지스터들(1 및 2)의 레이아웃 최적화를 위해 구동전류효율을 최대화하기 위하여 버퍼회로의 p채널 및 n채널강화형MOS전계효과트랜지스터들과 공핍형MOS전계효과트랜지스터의 트랜지스터사이즈들을 결정하는 방법을 도시하는 플로우챠트이다.
제1단계(S1)에서, 제1, 제2 및 제3셀영역들(101, 102 및 103)의 공통폭 "Wb"가 결정된다. 예컨대, 공통폭 "Wb"는 피치와 동일하거나 피치보다 정수배만큼 넓은 폭을 갖도록 결정된다.
제2단계(S2)에서, 출력버퍼회로(3)의 p채널강화형MOS전계효과트랜지스터(1)의 구동능력 "Wp"가 결정되어, 공통폭 "Wb"를 기준으로 한 제1셀영역(101)의 제1길이 "Lp"가 구해진다.
제3단계(S3)에서, 버퍼회로(3)의 n채널강화형MOS전계효과트랜지스터(2)의 구동능력 "Wn"이 결정되어, 공통폭 "Wb"를 기준으로 한 제2셀영역(102)의 제2길이 "Ln"가 구해진다.
제4단계(S4)에서, 트랜지스터사이즈 "Wd", 예컨대, 공핍형MOS전계효과트랜지스터(7)의 채널길이 및 채널폭이 결정되어 공핍형MOS전계효과트랜지스터(7)상에 제공되는 제3셀영역(103)의 제3길이 "Ld"가 구해진다. 여기서, 트랜지스터사이즈 "Wd"는 추정사이즈보다 작게 설정된다.
제5단계(S5)에서, 스파이스(SPICE)같은 잘 알려지고 입수가능한 회로시뮬레이터를 사용함으로써, 입/출력전압을 통해 흐르는 구동전류(Ioh)를 구하기 위해 전원전압(VDD)보다 0.4V 낮은 전압으로 설정된 조건하에서 입/출력패드(5)로부터 흐르는 전류를 평가하기 위하여, 입/출력패드(5)의 출력전압이 전원전압의 하이전압과 동일한 레벨이 되도록 설정된다. 그 후에, 구동전류를 제1 및 제2셀영역들(101 및 102)의 전체 면적으로 나누어 버퍼회로(3)의 단위면적 당 구동전류(Ioh)로 정의되는 구동전류효율 "E"가 아래의 식과 같이 구해진다.
E = Ioh/[{(Lp+Ln)} × Wb]
제6단계(S6)에서 , 구동전류효율 "E"가 최대치인지가 확인된다. 구동전류효율 "E"가 최대치가 아니라면, 제4단계(S4)로 돌아가서 공핍형MOS전계효과트랜지스터(7)의 트랜지스터사이즈 "Wd"를 소폭 증가시킨 다음 제3셀영역(103)의 제3길이를 구한 후, 제5단계(S5)를 다시 진행한다. 제5단계(S5)에서, 입/출력전압을 통해 흐르는 새로운 구동전류(Ioh)는 상술한 방식으로 회로시뮬레이터에 의해 계산된다. 이어서, 새로 계산된 구동전류를 전체 레이아웃면적으로 나누어 버퍼회로(3)의 단위면적 당 구동전류(Ioh)로 정의되는 새로운 구동전류효율 "E"가 구해지고, 구동전류효율 "E"가 최대치인지가 확인된다. 전술한 루프 프로세스들은 계속 반복되어, 구해진 구동능력곡선이 최대구동전류를 얻기 위한 최적의 트랜지스터사이즈 "WdMAX"에 관한 정보를 제공하도록 도 6에 도시된 공핍형MOS전계효과트랜지스터(7)의 트랜지스터사이즈 "Wd"에 대한 구동전류(Ioh)의 변화를 나타내는 구동전류곡선을 구한다. 일단 최대구동전류효율 "E"가 확인된다면, 다음 단계로 진행된다.
제7단계(S7)에서는, 구동능력이 요구를 만족하는 지가 확인된다. 구동능력이 요구된 범위보다 낮다면, 제2단계(S2)로 돌아가서 p채널강화형MOS전계효과트랜지스터(1)의 구동능력 "Wp"를 증가시켜 제1셀영역(101)의 제1길이 "Lp"를 구한다. 이어서, 제3단계(S3)로 가서 n채널강화형MOS전계효과트랜지스터(2)의 구동능력 "Wn"도 증가되어 제2셀영역(1O2)의 제2길이 "Ln"이 구해진다. 구동능력이 요구된 범위를 만족하는 것으로 확인될 때까지 상술한 제4, 제5 및 제6단계들(S4, S5 및 S6)이 다시 수행된다. 그러나, 구동능력이 요구된 범위를 넘을 경우, 제2단계(S2)로 돌아가서, p채널강화형M0S전계효과트랜지스터(1)의 구동능력 "Wp"가 감소되어 제1셀영역(101)의 제1길이 "Lp"가 구해진다. 그 다음에, 제3단계(S3)로 가서, n채널강화형MOS전계효과트랜지스터(2)의 구동능력 "Wn"도 감소되어 제2셀영역(102)의 제2길이 "Ln"이 구해진다. 구동능력이 요구를 만족하는 것으로 확인될 때까지 상술한 제4, 제5 및 제6단계들(S4, S5 및 S6)이 다시 수행된다.
구동능력이 요구를 만족하면, 프로세스는 제8단계(S8)에서 종료된다.
[제3실시예]
본 발명에 따른 제3실시예를 하기에 설명한다. 제3실시예와 제l실시예의 차이점은 인터페이스회로의 회로구성에만 있다. 도 8은 다른 전원전압레벨들에 의해 구동되는 두 개의 반도체집적회로들 사이에 있는 신규한 반도체인터페이스회로를 나타내는 회로도이다. 여기서 두 개의 공핍형M0S전계효과트랜지스터들은 각각 입력측 및 출력측을 위해 제공된다. 신규한 반도체인터페이스회로는 제1전원전압레벨에의해 구동되는 제1반도체집적회로와 제1전원전압레벨보다 높은 제2잔원전압레벨에의해 구동되는 제2반도체집적회로사이에 연결된다. 제1 및 제2반도체집적회로들에대한 설명은 생략한다. 신규한 반도체인터페이스회로는 점선의 직사각형으로 표시된 출력버퍼회로(3)와 점선의 직사각형들로 표시된 제1 멎 제2공핍형MOS전계효과트랜지스터들(7e 및 7f)을 구비한다. 출력버퍼회로(3)는 제1반도체집적회로에 연결된 입력측과 제1공핍형MOS전계효과트랜지스터(7e)에 연결된 출력노드(4)를 갖는 상보MOS회로를 구비한다. 제1공핍 형MOS전계효과트랜지스터(7e)는 상보MOS회로의 출력노드(4)와 제2반도체집적회로의 입/출력패드(5)사이에 직렬로 연결된다. 제1공핍형MOS전계효과트랜지스터(7e)는n채널형이다. 상보MOS회로는전원전압라인(6)과 접지라인사이에서 직렬연결된 p채널강화형MOS전계효과트랜지스터(1)와 n채널강화형MOS전계효과트랜지스터(2)로 이루어진다. p채널강화형MOS전계효과트랜지스터(1)와 n채널강화형MOS전계효과트랜지스터(2)는 제1 및 제2구동트랜지스터들로서 역할을 한다. p채널강화형MOS전계효과트랜지스터(1)와 n채널강화형MOS전계효과트랜지스터(2)의 게이트전극들은 제1반도체집적회로로부터의 출력신호들을 받기 위해 제1반도체집적회로의 출력측에 연결된다. 제1공핍형MOS전계효과트랜지스터(7e)의 게이트전극은 제어신호라인(39)에 연결된다. 제2공핌형MOS전계효과트랜지스터(7f)는 제2반도체집적회로의 입/출력패드(5)와 제1반도체집적회로에 연결되는 출력측을 갖는 인버터게이트(8)의 입력측 사이에 직렬로 연결된다. 제2공핍형MOS전계효과트랜지스터(7f)의 게이트는 전원전압라인(6)에 연결된다. 제2공핍형MOS전계효과트랜지스터(7f)는 n채널형이다.
본 발명에서는 제1공핍 형MOS전계효과트랜지스터(7e)가 출력버퍼회로(3)의 구동능력에 가깝거나 실질적으로 동일한 구동능력을 갖도록 설계되는 것이 필수적이다. 예컨대, 공핍형MOS전계효과트랜지스터(7e)와 출력버퍼회로(3)사이의 구동능력의 차이는 이 공핍형MOS전계효과트랜지스터와 출력버퍼회로제조 시의 구동능력 변화범위의 10% 이내이다. 제1공핍형MOS전계효과트랜지스터(7e)의 구동능력이 출력버퍼회로의 구동능력에 가깝거나 실질적으로 동일하다는 것은 입/출력패드(5)를 통해흐르는 구동전류를 출력버퍼회로(3)와 공핍형MOS전계효과트랜지스터(7)의 전체 레이아웃면적 또는 출력버퍼회로(3)의 레이아웃면적으로 나누어 얻어지는 비율로 정의되는 구동전류효율을 최대화할 수 있게 한다. 반도체인터페이스회로의 구동전류효율을 최대화함으로써, 구동능력을 층분히 높게 유지하지 않고도 반도체인터페이스회로의 집적도를 증가시킬 수 있게 한다.
도 3을 다시 참조하면, 제1 및 제2공핍형MOS전계효과트랜지스터들(7e 및 7f)의 각각은 p형웰영역내에 형성된다. p형반도체기판(9)은 접지된다. p형웰영역(10)은 p형반도체기판(9) 상에 형성된다. n형소스확산영역(11-1)과 n형드레인확산영역(11-2)은 p형웰영역(10)의 상부영역에 선택적으로 형성된다. p형웰영역(l0)의 웰전위를 고정하기 위하여 p형웰영역(10)의 상부영역에 p형확산영역(14)이 선택적으로 형성된다. 소스전극(12)은 소스확산영역(11-1)에 연결된다. 드레인전극(13)은 드레인확산영역(11-2)에 연결된다. 웰전위고정전극(15)은 p형확산영역(14)에 연결된다. 웰전위고정전극(15)은 최저전위인 p형웰영역(10)의 고정전위에 고정되도록 접지된다. p형웰영역(10)상에 게이트산화막(16)이 형성된다. 채널영역이 소스 및 드레인확산영역들(11-1 및 11-2)사이에서 규정되고 게이트산화막(16)아래에 위치된다. 게이트산화막(16)상에 게이트전극(17)이 형성된다. 게이트전극(17)의 측벽들상에 측벽산화막들이 형성되는 것도 가능하다. 채널영역의 불순물농도는 0V 또는 그 이하의 문턱전압을 가지도록 조절된다.
도 9는 상술한 신규한 반도체인터페이스회로의 레이아웃을 나타내는 평면도이다. 출력버퍼회로(3)의 상보MOS회로의 p채널강화형MOS전계효과트랜지스터(1)는 n형웰영역(19)에 대응하는 제1셀영역(101)에 제공된다. 버퍼회로(3)의 상보MOS회로의 n채널강화형MOS전계효과트랜지스터(2)는 p형웰영역(10)에 대응하는 제2셀영역(102)에 제공된다. 공핍형MO전계효과트랜지스터(7)는 p형웰영역(10)에 대응하는 제3셀영역(l03)에 제공된다. 제1셀영역(101)은 공통폭 "Wb"와 제1길이 "Lp"를 갖는직사각형의 형태를 갖는다. 제2셀영역(102)은 공통폭 "Wb" 와 제2길이 "Ln"를 갖는 직사각형의 형태를 갖는다. 제3셀영역(103)은 공통폭 "Wb" 와 제3길이 "Ld"를 갖는 직사각형의 형태를 갖는다. 제1, 제2 및 제3셀영역들(101, 102 및 103)은 동일한 폭 또는 공통폭 "Wb"를 갖는다. 제1, 제2 및 제3셀영역들(101, 102 및 103)은 길이방향으로 정렬되어, 공통폭 "Wb"와 제1, 제2 및 제3길이들(Lp, Ln 및 Ld)의 전체 길이를 갖는 셀유닛(110)을 형성함으로써, 직사각형의 셀유닛(110)상에 반도체인터페이스회로가 제공된다.
제1셀영역(101)에서, 출력버퍼회로(3)의 상보MOS회로의 p채널강화형MOS전계효과트랜지스터(1)는 네 부분들로 분할되어 네 개의 게이트전극들(1a, 1b,1c 및 1d)과 세 개의 소스영역들(20a, 20b 및 20c), 및 두 개의 드레인영역들(23a 및 23b)이 제공된다. 세 개의 소스영역들(20a, 20b 및 20c)은 제1층알루미늄배선(21)을 통해 전원전압이 공급되는 전원단자(22)에 연결된다. 두 개의 드레인영역들(23a 및 23b)은 제2층알루미늄배선(24)에 연결된다. 네 개의 게이트전극들(1a, 1b, 1c및 1d)은 제1 및 제2층알루미늄배선들(25 및 26)을 통해 p채널강화형MOS전계효과트랜지스터의 게이트전극(27)에 연결된다.
제2셀영역(102)에서, 버퍼회로(3)의 상보MOS회로의 n채널강화형MOS전계효과트랜지스터(2)는 네 부분들로 분할되어 네 개의 게이트전극들(2a, 2b, 2c 및 2d)과세 개의 소스영역들(28a, 28b 및 28c), 및 두 개의 드레인영역들(31a 및 31b)이 제공된다. 세 개의 소스영역들(28a, 28b 및 28c)은 제1층알루미늄배선(29)을 통해 접지전압이 공급되는 접지단자(30)에 연결된다. 두 개의 드레인영역들(31a 및 31b)은 제2층알루미늄배선(24)에 연결된다. 네 개의 게이트전극들(2a, 2b, 2c 및 2d)은 제1 및 제2층알루미늄배선들(32 멎 33)을 통해 n채널강화형MOS전계효과트랜지스터의 게이트전극(34)에 연결된다.
제3셀영역(103)에서, 제1공핍형MOS전계효과트랜지스터(7e)는 세 부분들로 분할되어 세 개의 게이트전극들(7e1, 7e2 및 7e3)과 두 개의 소스영역들(35c 및 35d), 및 두 개의 드레인영역들(36d, 및 36e)이 제공된다. 제2공핍형MOS전계효과트랜지스터(7f)는 하나의 소스영역(35e) 및 하나의 드레인영역(36d)이 제공되는 단일게이트전극(7f1)을 구비한다. 제1공핍형MOS전계효과트랜지스터(7e)의 두 개의 소스영역들(35c 및 35d)은 제2층알루미늄배선(24)에 연결된다. 제1공핍형MOS전계효과트랜지스터(7e)의 두 개의 드레인영역들(36d 및 36e)은 제2층알루미늄배선(40)을 통해 입/출력패드(5)에 연결된다. 제1공핍형MOS전계효과트랜지스터(7e)의 세 개의 게이트전극들(7e1, 7e2 및 7e3)은 제1층알루미늄배선(4l)과 제2층알루미늄배선(42)을 통해 제어신호라인(39)에 연결된다. 제1공핍형MOS전계효과트랜지스터(7e)의 인버터게이트(8)는 제1반도체집적회로내에 형성된다. 다시 말하면, 제1공핍형MOS전계효과트랜지스터(7e)의 인버터게이트(8)는 직사각형 형태의 인터페이스셀유넛(110)의 외부에 위치한다. 제2공핍형MOS전계효과트랜지스터(7f)의 단일 소스영역(35e)은 제2층알루미늄배선(43)을 통해 버퍼회로(3)의 출력노드(4)에 연결된다. 제2공핍형MOS전계효과트랜지스터(7f)의 단일 드레인(36d)은 제1공핍형MOS전계효과트랜지스터(7e)와 공통이고 따라서 제2층알루미늄배선(40)을 통해 입/출력패드(5)에 연결된다. 제2공핍형MOS전계효과트랜지스터(7f)의 단일 게이트전극(7f1)은 제1층알루미늄배선(44)을 통해 전원전압라인(22)에 연결된다. 제1공핍형MOS전계효과트랜지스터(7e)의 인버터게이트(8)는 제1반도체집적회로내에 형성된다. 다시 말하면, 제1공핍형MOS전계효과트랜지스터(7e)의 인버터게이트(8)는 직사각형 형태의 인터페이스셀유닛(l10)의 외부에 위치한다.
그 결과, 인터페이스셀유닛(110)을 갖는 셀기반 반도체집적회로가 얻어진다.
제1실시예와 비교하면, 출력측 트랜지스터인 제1공핍형MOS전계효과트랜지스터(7e)가 나누어지는 부분들의 수가 하나만큼 작다. 다시 말하면, 제1실시예에서는 입/출력측 트랜지스터로서의 공핍형MOS전계효과트랜지스터(7)는 네 부분들로 나누어지는 반면, 제3실시 예에서는 출력측 트랜지스터로서의 제1공핍 형MOS전계효과트랜지스터(7e)가 세 부분들로 나누어지고, 이런 이유로 요구되는 구동 능력을 유지하기 위해서, 본 실시예의 제3셀영역(103)의 제3길이 "Ld"는 제1실시예의 제3셀영역(103)의 제3길이 "Ld"보다 약 1.3배만큼 길게 설정된다.
구동전류효율을 최대화하기 위하여, 제1, 제2 및 제3셀영역들(101, 102 및103)의 최적인 제1, 제2 및 제3길이들 및 공통폭을 결정함으로써 상기 레이아웃은 하기와 같이 최적화된다. 도 5를 다시 참조하여, 공핍형MOS전계효과트랜지스터(7)뿐만 아니라 버퍼회로(3)의 p채널 및 n채널강화형MOS전계효과트랜지스터들(1 및 2)의 레이아웃 최적화를 위해 구동전류효율을 최대화하기 위하여 버퍼회로의 p채널및 n채널강화형MOS전계효과트랜지스터들과 공핍형MOS전계효과트랜지스터의 트랜지스터사이즈들을 결정하는 방법을 설명한다.
제1단계(S1)에서, 제1, 제2 및 제3셀영역들(101, 102 및 103)의 공통폭 "Wb"가 결정된다. 예컨대, 공통폭 "Wb"는 피치와 동일하거나 피치보다 정수배만큼 넓은 폭을 갖도록 결정된다.
제2단계(S2)에서, 출력버퍼회로(3)의 n채널강화형MOS전계효과트랜지스터(2)의 구동능력 "Wn"가 결정되어, 공통폭 "Wb"를 기준으로 한 제2셀영역(102)의 제2길이 "Ln"이 구해진다.
제3단계(S3)에서, 버퍼회로(3)의 p채널강화형MOS전계효과트랜지스터(1)의 구동능력 "Wp"가 결정되어, 공통폭 "Wb"를 기준으로 한 제1셀영역(101)의 제1길이 "Lp"가 구해진다.
제4단계(S4)에서, 트랜지스터사이즈 "Wd", 예컨대, 공핍형MOS전계효과트랜지스터(7)의 채널길이 및 채널폭이 결정되어 공핍형MOS전계효과트랜지스터(7)상에 제공되는 제3셀영역(103)의 제3길이 "Ld"가 구해진다. 여기서, 트랜지스터사이즈 "Wd"는 추정사이즈보다 작게 설정된다.
제5단계(S5)에서, 스파이스(SPICE) 같은 잘 알려지고 입수가능한 회로시뮬레이터를 사용함으로써, 입/출력전압을 통해 흐르는 구동전류(Ioh)를 구하기 위해 전원전압(VDD)보다 0.4V낮은 전압으로 설정된 조건하에서 입/출력패드(5)로부터 흐르는 전류를 평가하기 위하여, 입/출력패드(5)의 출력전압이 전원전압의 하이전압과 동일한 레벨이 되도록 설정된다. 그 후에, 구동전류를 제1 및 제2셀영역들(101 및 102)의 전체 면적으로 나누어 버퍼회로(3)의 단위면적당 구동전류(Ioh)로 정의되는 구동전류효율 "E"가 아래의 식과 같이 구해진다.
E = Ioh/[{(Lp+Ln)} × Wb]
제6단계(S6)에서, 구동전류효율 "E"가 최 대치 인지가 확인된다. 구동전류효율 "E"가 최대치가 아니라면, 제4단계(S4)로 돌아가서 공핍MOS전계효과트랜지스터(7)의 트랜지스터사이즈 "Wd"를 소폭 증가시킨 다음 제3셀영역(103)의 제3길이를 구한 후, 제5단계(S5)를 다시 진행한다. 제5단계(S5)에서, 입/출력전압을 통해 흐르는 새로운 구동전류(Ioh)는 상술한 방식으로 회로시뮬레이터에 의해 계산된다.
이어서, 새로 계산된 구동전류를 전체 레이아웃면적으로 나누어 버퍼회로(3)의 단위면적 당 구동전류(Ioh)로 정의되는 새로운 구동전류효율 "E"가 구해지고, 구동전류효율 "E"가 최대치인지가 확인된다. 전술한 루프 프로세스들은 계속 반복되어, 구해진 구동능력곡선이 최대구동전류를 얻기 위한 최적의 트랜지스터사이즈 "WdMAX"에 관한 정보를 제공하도록 도 6에 도시된 공핍형MOS전계효과트랜지스터(7)의 트랜지스터사이즈 "Wd"에 대한 구동전류(Ioh)의 변화를 나타내는 구동전류곡선을 구한다. 일단 최대구동전류효율 "E"가 확인된다면, 다음 단계로 진행된다.
제7단계(S7)에서는, 구동능력이 요구를 만족하는 지가 확인된다. 구동능력이 요구된 범위보다 낮다면, 제2단계(S2)로 돌아가서 n채널강화형MOS전계효과트랜지스터(2)의 구동능력 "Wn"을 증가시켜 제2셀영역(102)의 제2길이 "Ln"을 구한다. 이어서, 제3단계(S3)로 가서 p채널강화형MOS전계효과트랜지스터(1)의 구동능력 "Wp"드증가되어 제1셀영역(101)의 제1길이 "Lp"가 구해진다. 구동능력이 요구된 범위를 만족하는 것으로 확인될 때까지 상술한 제4, 제5 및 제6단계들(S4, S5 및 S6)이 다시 수행된다. 그러나, 구동능력이 요구된 범위를 넘을 경우, 제2단계(S2)로 돌아가서, n채널강화형MOS전계효과트랜지스터(2)의 구동능력 "Wn"이 감소되어 제2셀영역(102)의 제2길이 "Ln"가 구해진다. 그 다음에, 제3단계(S3)로 가서, p채널강화형MOS전계효과트랜지스터(1)의 구동능력 "Wp"도 감소되어 제1셀영역(101)의 제1길이"Lp"가 구해진다. 구동능력이 요구를 만족하는 것으로 확인될 때까지 상술한 제4, 제5 및 제6단계들(S4, S5 및 S6)이 다시 수행된다.
구동능력이 요구를 만족하면, 프로세스는 제8단계(S8)에서 종료된다.
[제4실시예]
본 발명에 따른 제4실시예를 상세히 설명한다. 제4실시예가 제2실시예와 다른 점은 인터페이스회로의 회로구성에만 있다. 도 8을 참조하면, 다른 전원전압레벨들에 의해 구동되는 두 개의 반도체집적회로들 사이에 두 개의 공핍형MOS전계효과트랜지스터들이 각각 입력측 및 출력측에 제공된 신규한 반도체인터페이스회로가 제공된다. 신규한 반도체인터페이스회로는 제1전원전압레벨에 의해 구동되는 제1반도체집적회로와 제1전원전압레벨보다 높은 제2전원전압레벨에 의해 구동되는 제2반도체집적회로사이에 연결된다. 제1 및 제2반도체집적회로들에 대한 설명은 생략한다. 신규한 반도체인터페이스회로는 점선의 직사각형으로 표시된 출력버퍼회로(3)와 점선의 직사각형들로 표시된 제1 및 제2공핍형MOS전계효과트랜지스터들(7e 및 7f)을 구비한다. 출력버퍼회로(3)는 제1반도체집적회로에 연결된 입력측과 제1공핍형MOS전계효과트랜지스터(7e)에 연결된 출력노드(4)를 갖는 상보MOS회로를 구비한다. 제1공핍형MOS전계효과트랜지스터(7e)는 상보MOS회로의 출력노드(4)와 제2반도체집적회로의 입/출력패드(5)사이에 직렬로 연결된다. 제1공핍형MOS전계효과트랜지스터(7e)는 n채널형이다. 상보MOS회로는 전원전압라인(6)과 접지라인사이에서 직렬연결된 p채널강화형MOS전계효과트랜지스터(1)와 n채널강화형MOS전계효과트랜지스터(2)로 이루어진다. p채널강화형MOS전계효과트랜지스터(1)와 n채널강화형MOS전계효과트랜지스터(2)는 제1 및 제2구동트랜지스터들로서 역할을 한다. p채널강화형MOS전계효과트랜지스터(1)와 n채널강화형MOS전계효과트랜지스터(2)의 게이트전극들은 제1반도체집적회로로부터의 출력신호들을 받기 위해 제1반도체집적희로의 출력측에 연결된다. 제1공핍형MOS전계효과트랜지스터(7e)의 게이트전극은 제어신호라인(39)에 연결된다. 제2공핍형MOS전계효과트랜지스터(7f)는 제2반도체집적회로의 입/출력패드(5)와 제1반도체집적회로에 연결되는 출력측을 갖는 인버터게이트(8)의 입력측 사이에 직렬로 연결된다. 제2공핍형MOS전계효과트랜지스터(7f)의 게이트는 전원전압라인(6)에 연결된다. 제2공핍 형MOS전계효과트랜지스터(7f)는 n채 널형 이다.
본 발명에서는 제1공핍형MOS전계효과트랜지스터(7e)가 출력버퍼회로(3)의 구동능력에 가깝거나 실질적으로 동일한 구동능력을 갖도록 설계되는 것이 필수적이다. 예컨대, 공핍형MOS전계효과트랜지스터(7e)와 출력버퍼회로(3)사이의 구동능력의 차이는 이 공핍형MOS전계효과트랜지스터와 출력버퍼회로제조 시의 구동능력 변화범위의 10% 이내이다. 제1공핍형MOS전계효과트랜지스터(7e)의 구동능력이 출력버퍼회로의 구동능력에 가깝거나 실질적으로 동일하다는 것은 입/출력패드(5)를 통해 흐르는 구동전류를 출력버퍼회로(3)와 공핍형MOS전계효과트랜지스터(7)의 전체 레이아웃면적 또는 출력버퍼회로(3)의 레이아웃면적으로 나누어 얻어지는 비율로 정의되는 구동전류효율을 최대화할 수 있게 한다. 반도체인터페이스회로의 구동전류효율을 최대화함으로써, 구동능력을 충분히 높게 유지하지 않고도 반도체인터페이스회로의 집적도를 증가시킬 수 있게 한다.
도 3을 다시 참조하면, 제1 및 제2공핍형MOS전계효과트랜지스터들(7e 및 7f)의 각각은 p형웰영역내에 형성된다. p형반도체기판(9)은 접지된다. p형웰영역(10)은 p형반도체기판(9) 상에 형성된다. n형소스확산영역(11-1)과 n형드레인확산영역(11-2)은 p형웰영역(10)의 상부영역에 선택적으로 형성된다. p형웰영역(10)의 웰전위를 고정하기 위하여 p형웰영역(10)의 상부영역에 p형확산영역(14)이 선택적으로 형성 된다. 소스전극(12)은 소스확산영 역(11-1)에 연결된다. 드레인전극(13)은 드레인확산영역(11-2)에 연결된다. 웰전위고정전극(15)은 p형확산영역(14)에 연결된다. 웰전위고정전극(15)은 최저전위인 p형웰영역(10)의 고정전위에 고정되도록 접지된다. p형웰영역(10)상에 게이트산화막(16)이 형성된다. 채널영역이 소스 및 드레인확산영역들(11-1 및 11-2)사이에서 규정되고 게이트산화막(16)아래에 위치된다. 게이트산화막(16)상에 게이트전극(17)이 형성된다. 게이트전극(17)의 측벽들상에 측벽산화막들이 형성되는 것도 가능하다. 채널영역의 불순물농도는 0V 또는 그 이하의 문턱전압을 가지도록 조절된다.
도 9를 다시 참조하면, 출력버퍼회로(3)의 상보MOS회로의 p채널강화형MOS전계효과트랜지스터(1)는 n형웰영역(19)에 대응하는 제1셀영역(101)에 제공된다. 버퍼회로(3)의 상보MOS회로의 n채널강화형MOS전계효과트랜지스터(2)는 p형웰영역(10)에 대응하는 제2셀영역(102)에 제공된다. 공핍형MO전계효과트랜지스터(7)는 p형웰영 역(10)에 대응하는 제3셀영 역(103)에 제공된다. 제1셀영 역(101)은 공통폭 "Wb"와 제1길이 "Lp"를 갖는 직사각형의 형태를 갖는다. 제2셀영역(102)은 공통폭 "Wb" 와 제2길이 "Ln"를 갖는 직사각형의 형태를 갖는다. 제3셀영역(103)은 공통폭 "Wb" 와 제3길이 "Ld"를 갖는 직사각형의 형태를 갖는다. 제1, 제2 및 제3셀영역들(101, 102 및 103)은 동일한 폭 또는 공통폭 "Wb"를 갖는다. 제1, 제2 및 제3셀영역들(101, 102 및 103)은 길이방향으로 정렬되어, 공통폭 "Wb"와 제1, 제2 및 제3길이들(Lp, Ln 및 Ld)의 전체 길이를 갖는 셀유닛(11O)을 형성함으로써, 직사각형의 셀유닛(l10)상에 반도체인터페이스회로가 제공된다.
제1셀영역(101)에서, 출력버퍼회로(3)의 상보MOS회로의 p채널강화형MOS전계효과트랜지스터(1)는 네 부분들로 분할되어 네 개의 게이트전극들(1a, 1b, 1c 및 1d)과 세 개의 소스영역들(20a, 20b 및 20c), 및 두 개의 드레인영역들(23a 및 23b)이 제공된다. 세 개의 소스영역들(20a, 20b 및 20c)은 제1층알루미늄배선(21)을 통해 전원전압이 공급되는 전원단자(22)에 연결된다. 두 개의 드레인영역들(23a 및 23b)은 제2층알루미늄배선(24)에 연결된다. 네 개의 게이트전극들(1a, 1b, 1c및 1d)은 제1 및 제2층알루미늄배선들(25 및 26)을 통해 p채널강화형형MOS전계효과트랜지스터의 게이트전극(27)에 연결된다.
제2셀영역(102)에서, 버퍼회로(3)의 상보MOS회로의 n채널강화형MOS전계효과트랜지스터(2)는 네 부분들로 분할되어 네 개의 게이트전극들(2a, 2b, 2c 및 2d)과 세 개의 소스영역들(28a, 28b 및 28c), 및 두 개의 드레인영역들(31a 및 31b)이 제공된다. 세 개의 소스영역들(28a, 28b 및 28c)은 제1층알루미늄배선(29)을 통해 접지전압이 공급되는 접지단자(30)에 연결된다. 두 개의 드레인영역들(31a 및 3lb)은 제2층알루미늄배선(24)에 연결된다. 네 개의 게이트전극들(2a, 2b, 2c 및 2d)은 제1 및 제2층알루미늄배선들(32 및 33)을 통해 n채널강화형MOS전계효과트랜지스터의게이트전극(34)에 연결된다.
제3셀영역(103)에서, 제1공핍형MOS전계효과트랜지스터(7e)는 세 부분들로 분할되어 세 개의 게이트전극들(7e1, 7e2 및 7e3)과 두 개의 소스영역들(35c 및 35d), 및 두 개의 드레인영역들(36d, 및 36e)이 제공된다. 제2공핍형MOS전계효과트랜지스터(7f)는 하나의 소스영역(35e) 및 하나의 드레인영역(36d)이 제공되는 단일게이트전극(7f1)을 구비한다. 제1공핍형MOS전계효과트랜지스터(7e)의 두 개의 소스영역들(35c 및 35d)은 제2층알루미늄배선(24)에 연결된다. 제1공핍 형MOS전계효과트랜지스터(7e)의 두 개의 드레인영역들(36d 및 36e)은 제2층알루미늄배선(40)을 통해 입/출력패드(5)에 연결된다. 제1공핍형MOS전계효과트랜지스터(7e)의 세 개의 게이트전극들(7e1, 7e2 및 7e3)은 제1층알루미늄배선(41)과 제2층알루미늄배선(42)을 통해 제어신호라인(39)에 연결된다. 제1공핍형MOS전계효과트랜지스터(7e)의 인버터게이트(8)는 제1반도체집적회로내에 형성된다. 다시 말하면, 제1공핍형MOS전계효과트랜지스터(7e)의 인버터게이트(8)는 직사각형 형태의 인터페이스셀유닛(1l0)의 외부에 위치한다. 제2공폅형MOS전계효과트랜지스터(7f)의 단일 소스영역(35e)은 제2층알루미늄배선(43)을 통해 버퍼회로(3)의 출력노드(4)에 연결된다. 제2공핍형MOS전계효과트랜지스터(7f)의 단일 드레인(36d)은 제1공핍형MOS전계효과트랜지스터(7e)와 공통이고 따라서 제2층알루미늄배선(40)을 통해 입/출력패드(5)에 연결된다. 제2공핍형MOS전계효과트랜지스터(7f)의 단일 게이트전극(7f1)은 제1층알루미늄배선(44)을 통해 전원전압라인(22)에 연결된다. 제1공핍형MOS전계효과트랜지스터(7e)의 인버터게이트(8)는 제1반도체집적회로내에 형성된다. 다시 말하면, 제1공핍형MOS전계효과트랜지스터(7e)의 인버터게이트(8)는 직사각형 형태의 인터페이스셀유닛(110)의 외부에 위치한다.
그 결과, 인터페이스셀유닛(11Q)을 갖는 셀기반 반도체집적회로가 얻어진다.
제2실시 예와 비교하면, 출력측 트랜지스터인 제1공핍 형MOS전계효과트랜지스터(7e)가 나누어지는 부분들의 수가 하나만큼 작다. 다시 말하면, 제2실시예에서는, 입/출력측 트랜지스터로서의 공폅형MIOS전계효과트랜지스터(7)는 네 부분들로 나누어지는 반면, 제4실시 예에서는 출력측 트랜지스터로서의 제1공핍 형MOS전계효과트랜지스터(7e)가 세 부분들로 나누어지고, 이런 이유로 요구되는 구동 능력을 유지하기 위해서, 본 실시예의 제3셀영역(103)의 제3길이 "Ld"는 제1실시예의 제3셀영역(103)의 제3길이 "Ld"보다 약 1.3배만큼 길게 설정된다.
구동전류효율을 최대화하기 위하여, 제1, 제2 및 제3셀영역들(101, 102 및103)의 최적인 제1, 제2 및 제3길이들 및 공통폭을 결정함으로써 상기 레이아웃은 하기와 같이 최적화된다. 도 7을 다시 참조하여, 공핍형MOS전계효과트랜지스터(7)뿐만 아니라 버퍼회로(3)의 p채널 및 n채널강화형MOS전계효과트랜지스터들(1 및 2)의 레이아웃 최적화를 위해 구동전류효율을 최대화하기 위하여 버퍼회로의 p채널및 n채널강화형MOS전계효과트랜지스터들과 공핍형MOS전계효과트랜지스터의 트랜지스터사이즈들을 졀정하는 방법을 설명한다.
제1단계(S1)에서, 제1, 제2 및 제3셀영역들(101, 102 및 l03)의 공통폭 "Wb"가 결정된다. 예컨대, 공통폭 "Wb"는 피치와 동일하거나 피치보다 정수배만큼 넓은 폭을 갖도록 결정된다.
제2단계(S2)에서, 출력버퍼회로(3)의 p채널강화형MOS전계효과트랜지스터(1)의 구동능력 "Wp"가 결정되어, 공통폭 "Wb"를 기준으로 한 제1셀영역(101)의 제1길이 "Lp"가 구해진다.
제3단계(S3)에서, 버퍼회로(3)의 n채널강화형MOS전계효과트랜지스터(2)의 구동능력 "Wn"이 결정되어, 공통폭 "Wb"를 기준으로 제2셀영역(102)의 제2길이 "Ln"이 구해진다.
제4단계(S4)에서, 트랜지스터사이즈 "Wd", 예컨대, 공핍형MOS전계효과트랜지스터(7)의 채널길이 및 채널폭이 결정되어 공핍형MOS전계효과트랜지스터(7)상에 제공되는 제3셀영역(103)의 제3길이 "Ld"가 구해진다. 여기서, 트랜지스터사이즈 "Wd"는 추정사이즈보다 작게 설정된다.
제5단계(S5)에서, 스파이스(SPICE) 같은 잘 알려지고 입수가능한 회로시뮬레이터를 사용함으로써, 입/출력전압을 통해 흐르는 구동전류(Ioh)를 구하기 위해 전원전압(VDD)보다 0.4V낮은 전압으로 설정된 조건하에서 입/출력패드(5)로부터 흐르는 전류를 평가하기 위하여, 입/출력패드(5)의 출력전압이 전원전압의 하이전압과 동일한 레벨이 되도록 설정된다. 그 후에, 구동전류를 제1 및 제2 셀영역(101, 102)의 전체면적으로 나누어 버퍼회로(3)의 단위면적당 구동전류(Ioh)로 정의되는 구동전류효율 "E"가 아래의 식과 같이 구해진다.
E = Ioh/[{(Lp+Ln)} × Wb]
제6단계(S6)에서, 구동전류효율 "E"가 최대치인지가 확인된다. 구동전류효율 "E"가 최대치가 아니라면, 제4단계(S4)로 돌아가서 공핍형MOS전계효과트랜지스터(7)의 트랜지스터사이즈 "Wd"를 소폭 증가시킨 다음 제3셀영역(103)의 제3길이를구한 후, 제5단계(S5)를 다시 진행한다. 제5단계(S5)에서, 입/출력전압을 통해 흐르는 새로운 구동전류(Ioh)는 상술한 방식으로 회로시뮬레이터에 의해 계산된다. 이어서, 새로 계산된 구동전류를 전체 레이아웃면적으로 나누어 버퍼회로(3)의 단위면적 당 구동전류(Ioh)로 정의되는 새로운 구동전류효율 "E"가 구해지고, 구동전류효율 "E"가 최대치인지가 확인된다. 전술한 루프 프로세스들은 계속 반복되어, 구해진 구동능력곡선이 최대구동전류를 얻기 위한 최적의 트랜지스터사이즈 "WdMAX"에 관한 정보를 제공하도록 도 6에 도시된 공핍형MOS전계효과트랜지스터(7)의 트랜지스터사이즈 "Wd"에 대한 구동전류(Ioh)의 변화를 나타내는 구동전류곡선을 구한다. 일단 최대구동전류효율 "E"가 확인된다면, 다음 단계로 진행된다.
제7단계(S7)에서는, 구동능력이 요구를 만족하는 지가 확인된다. 구동능력이 요구된 범위보다 낮다면, 제2단계(S2)로 돌아가서 p채널강화형MOS전계효과트랜지스터(1)의 구동능력 "Wp"를 증가시켜 제1셀영역(101)의 제1길이 "Lp"를 구한다. 이어서, 제3단계(S3)로 가서 n채널강화형MOS전계효과트랜지스터(2)의 구동능력 "Wn"도 증가되어 제2셀영역(102)의 제2길이 "Ln"이 구해진다. 구동능력이 요구된 범위를 만족하는 것으로 확인될 때까지 상술한 제4, 제5 및 제6단계들(S4, S5 및 S6)이 다시 수행된다. 그러나, 구동능력이 요구된 범위를 넘을 경우, 제2단계(S2)로 돌아가서, p채널강화형MOS전계효과트랜지스터(1)의 구동능력 "Wp"가 감소되어 제1셀영역(l01)의 제1길이 "Lp"가 구해진다. 그 다음에, 제3단계(S3)로 가서, n채널강화형MOS전계효과트랜지스터(2)의 구동능력 "Wn"도 감소되어 제2셀영역(102)의 제2길이 "Ln"이 구해진다. 구동능력이 요구를 만족하는 것으로 확인될 때까지 상술한 제4, 제5 및 제6단계들(S4, S5 및 S6)이 다시 수행된다.
구동능력이 요구를 만족하면, 프로세스는 제8단계(S8)에서 종료된다.
본 발명의 바람직한 실시예들을 특정한 어구를 사용하여 설명하였지만, 이러한 설명은 단지 실례를 목적으로 한 것이고, 당업자에게 특허 청구 범위의 사상 또는 범위내에서 다양한 변경 또는 변화가 가능하다는 것은 분명하다.
반도체인터페이스회로의 구동전류효율을 최대화함으로써 구동능력을 충분히 높게 유지하지 않고도 반도체인터페이스회로의 집적도를 증가시킬 수 있게 한다.

Claims (65)

  1. 제1레벨전원전압에 의해 구동되는 제1반도체장치와 상기 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체장치 사이에 연결된 반도체인터페이스회로에 있어서,
    상기 제1반도체장치에 연결된 출력버퍼회로; 및
    상기 출력버퍼회로와 상기 제2반도체장치 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 포함하고,
    상기 적어도 하나의 공핍형전계효과트랜지스터는 상기 출력버퍼회로의 구동능력과 실질적으로 동일하거나 비슷한 구동능력을 가지며,
    상기 출력버퍼회로는 공통폭 및 제1길이에 의해 정의된 제1직사각형영역 내에 제공되며, 상기 적어도 하나의 공핍형전계효과트랜지스터는 상기 공통폭 및 제2길이에 의해 정의된 제2직사각형영역 내에 제공되고, 상기 제1 및 제2직사각형영역들은 길이방향으로 정렬되어 공통폭의 표준사이즈와 상기 제1 및 제2길이들의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 반도체인터페이스회로.
  2. 제1항에 있어서, 상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 출력버퍼회로 사이의 구동능력의 차이는, 상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 출력버퍼회로의 제조시의 구동능력 가변범위의 10% 이내에 있는 반도체인터페이스회로.
  3. 제1항에 있어서, 상기 적어도 하나의 공핍형전계효과트랜지스터는, 상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 출력버퍼회로와 상기 적어도 하나의 공핍형전계효과트랜지스터 둘 다의 레이아웃 면적으로 나누어 얻어진 비율로 정의되는 구동전류효율을 최대화하는 채널길이와 채널폭의 곱으로 정의되는 트랜지스터사이즈를 갖는 반도체인터페이스회로.
  4. 제1항에 있어서, 상기 적어도 하나의 공핍형전계효과트랜지스터는 상기 출력버퍼회로에 인가되는 것과 동일한 전압레벨이 인가되는 게이트전극을 구비하는 반도체인터페이스회로.
  5. 제1항에 있어서, 상기 출력버퍼회로는 적어도 하나의 구동트랜지스터를 구비하고, 상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 구동능력이 상기 출력버퍼회로에서의 상기 적어도 하나의 구동트랜지스터의 구동능력과 실질적으로 동일한 반도체인터페이스회로.
  6. 제5항에 있어서, 상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 출력버퍼회로에서의 상기 적어도 하나의 구동트랜지스터 사이의 구동능력의 차이는, 상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 적어도 하나의 구동트랜지스터의 제조시의 구동능력의 가변범위의 1O% 이내인 반도체인터페이스회로.
  7. 제5항에 있어서, 상기 적어도 하나의 공핍형전계효과트랜지스터는, 상기 적어도 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 적어도 하나의 구동트랜지스터와 상기 적어도 하나의 공핍형전계효과트랜지스터의 전체 레이아웃면적으로 나누는 것으로 정의된 비율을 최대화하는 채널길이와 채널폭의 곱에 의해 정의된 트랜지스터사이즈를 갖는 반도체인터페이스회로.
  8. 제5항에 있어서, 상기 출력버퍼회로는 전원전압라인과 접지라인 사이에 구동트랜지스터들로서 역할을 하는 직렬연결된 제1 및 제2도전형들의 제1 및 제2강화형MOS전계효과트랜지스터들을 더 구비하는 상보MOS회로를 포함하고,
    상기 적어도 하나의 공핍형전계효과트랜지스터는 상기 상보M0S회로의 출력노드와 상기 제2반도체장치의 입/출력패드 사이에서 직렬로 연결된 단일의 공핍형전계효과트랜지스터를 구비하고, 상기 단일의 공핍형전계효과트랜지스터는 상기 전원전압라인에 연결된 게이트전극을 구비하는 반도체인터페이스회로.
  9. 제8항에 있어서, 상기 CMOS회로의 상기 출력노드와 상기 단일의 공핍형전계효과트랜지스터 사이의 제1노드가 상기 제1반도체장치에 연결된 출력을 갖는 입력인버터게이트의 입력측에 연결되는 반도체인터페이스회로.
  10. 제5항에 있어서, 상기 출력버퍼회로는, 전원전압라인과 접지라인 사이에 구동트랜지스터들로서 역할을 하는 직렬연결된 제1 및 제2도전형들의 제1 및 제2강화형MOS전계효과트랜지스터들을 더 구비하는 상보MOS희로를 더 포함하고
    상기 적어도 하나의 공핍형전계효과트랜지스터는,
    상기 상보MOS회로의 출력노드와 상기 제2반도체장치의 입/출력패드 사이에 직렬로 연결된 제1공핍형전계효과트랜지스터; 및
    상기 제2반도체장치의 상기 입/출력패드와 상기 제1반도체장치에 연결된 출력을 가지는 입력인버터게이트의 입력측 사이에서 직렬로 연결되고 상기 전원전압라인에 연결된 게이트전극을 가지는 제2공핍형전계효과트랜지스터를 구비하는 반도체인터페이스회로.
  11. 제1레벨전원전압에 의해 구동되는 제1반도체장치와 상기 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체장치 사이에 연결된 반도체인터페이스회로에 있어서,
    상기 제1반도체장치에 연결된 출력버퍼회로; 및
    상기 출력버퍼회로와 상기 제2반도체장치 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 포함하고,
    상기 적어도 하나의 공핍형전계효과트랜지스터는 상기 출력버퍼회로의 구동능력과 실질적으로 동일하거나 비슷한 구동능력을 가지며,
    상기 출력버퍼회로는, 전원전압라인과 접지라인 사이에 구동트랜지스터들로서 역할을 하는 직렬연결된 제1 및 제2도전형들의 제1 및 제2강화형MOS전계효과트랜지스터들을 더 구비하는 상보MOS회로를 포함하고,
    상기 적어도 하나의 공핍형전계효과트랜지스터는, 상기 상보MOS회로의 출력노드와 상기 제2반도체장치의 입/출력패드 사이에서 직렬로 연결되고, 상기 전원전압라인에 연결된 게이트전극을 갖는 단일의 공핍형전계효과트랜지스터를 구비하고,
    상기 제1강화형MOS전계효과트랜지스터는 공통폭 및 제1길이에 의해 정의된 제1직사각형영역 내에 제공되고,
    상기 단일의 공핍형전계효과트랜지스터는 상기 공동폭 및 제3길이에 의해 정의된 제3직사각형영역 내에 제공되어,
    상기 제1, 제2 및 제3직사각형영역들이 길이방향으로 정렬되어, 상기 공통폭의 표준사이즈와 상기 제1, 제2 및 제3길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 반도체인터페이스회로.
  12. 제1레벨전원전압에 의해 구동되는 제1반도체장치와 상기 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체장치 사이에 연결된 반도체인터페이스회로에 있어서,
    상기 제1반도체장치에 연결된 출력버퍼회로; 및
    상기 출력버퍼회로와 상기 제2반도체장치 사이에 연결된 적어도 하나의 고핍형전계효과트랜지스터를 포함하고,
    상기 적어도 하나의 공핍형전계효과트랜지스터는 상기 출력버퍼회로의 구동능력과 실질적으로 동일하거나 비슷한 구동능력을 가지며,
    상기 출력버퍼회로는, 전원전압라인과 접지라인 사이에 구동트랜지스터들로서 역할을 하는 직렬연결된 제1 및 제2도전형들의 제1 및 제2강화형MOS전계효과트랜지스터들을 더 구비하는 상보MOS회로를 포함하고,
    상기 적어도 하나의 공핍형전계효과트랜지스터는,
    상기 상보MOS회로의 출력노드와 상기 제2반도체장치의 입/출력패드 사이에 직렬로 연결된 제1공핍형전계효과트랜지스터; 및
    상기 제2반도체장치의 상기 입/출력패드와 상기 제1반도체장치에 연결된 출력을 가지는 입력인버터게이트의 입력측 사이에서 직렬로 연결되고 상기 전원전압라인에 연결된 게이트전극을 가지는 제2공핍형전계효과트랜지스터를 포함하며,
    상기 제1강화형MOS전계효과트랜지스터는 공통폭 및 제1길이에 의해 정의된 제1직사각형영역내에 제공되며,
    상기 제2강화형MOS전계효과트랜지스터는 공통폭 및 제2길이에 의해 정의된 제2직사각형영역 내에 제공되고,
    상기 제1 및 제2공핍형전계효과트랜지스터들은 상기 공동폭 및 제3길이에 의해 정의된 제3직사각형영역 내에 제공되어,
    상기 제1, 제2 및 제3직사각형영역들이 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1, 제2 및 제3길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 반도체인터페이스회로.
  13. 제1항에 있어서, 상기 제1 및 제2반도체장치들은 제1 및 제2반도체집적회로들을 구비하는 반도체인터페이스회로.
  14. 제1레벨전원전압에 의해 구동되는 제1반도체집적회로와 상기 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체집적회로 사이에 연결된 반도체인터페이스회로에 있어서,
    상기 제1반도체집적회로에 연결되어 있는 입력측을 구비하는 출력버퍼회로; 및
    상기 출력버퍼회로의 출력측과 상기 제2반도체집적회로의 입/출력단자 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 포함하고,
    상기 적어도 하나의 공핍형전계효과트랜지스터는, 상기 출력버퍼회로의 구동능력과 실질적으로 동일하거나 비슷한 구동능력을 가진 적어도 하나의 공핍형전계효과트랜지스터를 제공하는 채널길이와 채널폭의 곱에 의해 정의된 트랜지스터사이즈를 가지며,
    상기 출력버퍼회로는 공통폭 및 제1길이에 의해 정의된 제1직사각형영역 내에 제공되며, 상기 적어도 하나의 공핍형전계효과트랜지스터는 상기 공통폭 및 제2길이에 의해 정의된 제2직사각형영역 내에 제공되고, 상기 제1 및 제2직사각형영역들은 길이방향으로 정렬되어, 상기 공통폭의 표준사이즈와 상기 제1 및 제2길이들의 합에 의해 정의되는 반도체인터페이스회로 직사각형셀유닛을 형성하는 반도체인터페이스회로.
  15. 제14항에 있어서, 상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 출력버퍼회로 사이의 구동능력의 차이는, 상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 출력버퍼회로의 제조시의 구동능력 가변범위의 10% 이내에 있는 반도체인터페이스회로.
  16. 제14항에 있어서, 상기 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈는, 상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 출력버퍼회로와 상기 적어도 하나의 공핍형전계효과트랜지스터 둘 다의 레이아웃 면적으로 나누어 얻어진 비율로 정의되는 구동전류효율을 최대화하도록 결정되는 반도체인터페이스회로.
  17. 제14항에 있어서, 상기 적어도 하나의 공핍형전계효과트랜지스터는, 상기 출력버퍼회로에 인가되는 것과 동일한 전압레벨이 인가되는 게이트전극을 구비하는 반도체인터페이스회로.
  18. 제14항에 있어서, 상기 출력버퍼회로는 적어도 하나의 구동트랜지스터를 구비하고, 상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 구동능력은 상기 출력버퍼회로에서의 상기 적어도 하나의 구동트랜지스터의 구동능력과 실질적으로 동일한 반도체인터페이스회로.
  19. 제18항에 있어서, 상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 출력버퍼회로에서의 상기 적어도 하나의 구동트랜지스터 사이의 구동능력의 차이는, 상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 적어도 하나의 구동트랜지스터의 제조시의 구동능력 가변범위의 10% 이내인 반도체인터페이스회로.
  20. 제18항에 있어서, 상기 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈는, 상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 적어도 하나의 구동트랜지스터와 상기 적어도 하나의 공핍형전계효과트랜지스터의 전체 레이아웃면적으로 나눈 것으로 정의되는 비율이 최대화되도록 결정되는 반도체인터페이스회로.
  21. 제18항에 있어서, 상기 출력버퍼회로는, 전원전압라인과 접지라인 사이에 구동트랜지스터들로서 역할을 하는 직렬연결된 제1 및 제2도전형들의 제1 및 제2강화형MOS전계효과트랜지스터들을 더 구비하는 상보MOS회로를 포함하고,
    상기 적어도 하나의 공핍형전계효과트랜지스터는 상기 상보M0S회로의 출력노드와 상기 제2반도체집적회로의 입/출력패드 사이에 직렬로 연결된 단일의 공핍형전계효과트랜지스터를 구비하고, 상기 단일의 공핍형전계효과트랜지스터는 상기 전원전압라인에 연결된 게이트전극을 구비하는 반도체인터페이스회로.
  22. 제21항에 있어서, 상기 CMOS회로의 상기 출력노드와 상기 단일의 공핍형전계효과트랜지스터 사이의 제1노드는, 상기 제1반도체집적회로에 연결된 출력을 구비하는 입력인버터게이트의 입력측에 연결되는 반도체인터페이스회로.
  23. 제18항에 있어서, 상기 출력버퍼회로는, 전원전압라인과 접지라인 사이에 구동트랜지스터들로서 역할을 하는 직렬연결된 제1 및 제2도전형들의 제1 및 제2강화형 MOS전계효과트랜지스터들을 더 구비하는 상보MOS회로를 포함하고,
    상기 적어도 하나의 공핍형전계효과트랜지스터는,
    상기 상보MOS회로의 출력노드와 상기 제2반도체집적회로의 입/출력패드 사이에 직렬로 연결된 제1공핍형전계효과트랜지스터; 및
    상기 제2반도체집적회로의 상기 입/출력패드와 상기 제1반도체집적회로에 연결된 출력을 가지는 입력인버터게이트의 입력측 사이에 직렬로 연결되고, 상기 전원전압라인에 연결된 게이트전극을 구비하는 제2공핍형전계효과트랜지스터를 포함하는 반도체인터페이스회로.
  24. 제1레벨전원전압에 의해 구동되는 제1반도체집적회로와 상기 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체집적회로 사이에 연결된 반도체인터페이스회로에 있어서,
    상기 제1반도체집적회로에 연결되어 있는 입력측을 구비하는 출력버퍼회로; 및
    상기 출력버퍼회로의 출력측과 상기 제2반도체집적회로의 입/출력단자 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 포함하고,
    상기 적어도 하나의 공핍형전계효과트랜지스터는, 상기 출력버퍼회로의 구동능력과 실질적으로 동일하거나 비슷한 구동능력을 가진 적어도 하나의 공핍형전계효과트랜지스터를 제공하는 채널길이와 채널폭의 곱에 의해 정의된 트랜지스터사이즈를 가지며,
    상기 출력버퍼회로는, 전원전랍라인과 접지라인 사이의 구동트랜지스터들로서 역할을 하는 직렬연결된 제1 및 제2도전형들의 제1 및 제2강화형MOS전계효과트랜지스터들으 더 구비하는 상보MOS회로를 포함하고,
    상기 적어도 하나의 공핍형전계효과트랜지스터는, 상기 상보MOS회로의 출력노드와 상기 제2반도체집적회로의 입/출력패드 사이에 직렬로 연결되고 상기 전원전압라인에 연결된 게이트전극을 갖는 단일의 공핍형전계효과트랜지스터를 구비하고,
    상기 제1강화형MOS전계효과트랜지스터는 공통폭 및 제1길이에 의해 정의된 제1직사각형영역 내에 제공되며,
    상기 제2강화형MOS전계효과트랜지스터는 공통폭 및 제2길이에 의해 정의된 제2직사각형영역 내에 제공되고,
    상기 단일의 공핍형전계효과트랜지스터는 상기 공동폭 및 제3길이에 의해 정의된 제3직사각형영역 내에 제공되어,
    상기 제1, 제2 및 제3직사각형영역들이 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1, 제2 및 제3길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 반도체인터페이스회로.
  25. 제1레벨전원전압에 의해 구동되는 제1반도체집적회로와 상기 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체집적회로 사이에 연결된 반도체인터페이스회로에 있어서,
    상기 제1반도체집적회로에 연결되어 있는 입력측을 구비하는 출력버퍼회로; 및
    상기 출력버퍼회로의 출력측과 상기 제2반도체집적회로의 입/출력단자 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 포함하고,
    상기 적어도 하나의 공핍형전계효과트랜지스터는, 상기 출력버퍼회로의 구동능력과 실질적으로 동일하거나 비슷한 구동능력을 가진 적어도 하나의 공핍형전계효과트랜지스터를 제공하는 채널길이와 채널폭의 곱에 의해 정의된 트랜지스터사이즈를 가지며,
    상기 출력버퍼회로는, 전원전압라인과 접지라인 사이의 구동트랜지스터들로서 역할을 하는 직렬연결된 제1 및 제2도전형들의 제1 및 제2강화형MOS전계효과트랜지스터들을 더 구비하는 상보MOS회로를 포함하고,
    상기 적어도 하나의 공핍형전계효과트랜지스터는,
    상기 상보MOS회로의 출력노드와 상기 제2반도체집적회로의 입출력패드 사이에 직렬로 연결된 제1공핍형전계효과트랜지스터; 및
    상기 제2반도체집적회로의 상기 입/출력패드와 상기 제1반도체집적회로에 연결된 출력을 가지는 입력인버터게이트의 입력측 사이에 직렬로 연결되고, 상기 전원전압라인에 연결된 게이트전극을 구비하는 제2공핍형전계효과트랜지스터를 포함하고,
    상기 제1강화형MOS전계효과트랜지스터는 공통폭 및 제1길이에 의해 정의된 제1직사각형영역 내에 제공되며,
    상기 제2강화형MOS전계효과트랜지스터는 공통폭 및 제2길이에 의해 정의된 제2직사각형영역 내에 제공되고,
    상기 제1 및 제2공핍형전계효과트랜지스터는 상기 공통폭 및 제3길이에 의해 정의된 제3직사각형영역 내에 제공되어,
    상기 제1, 제2 및 제3직사각형영역들이 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1, 제2 및 제3길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 반도체인터페이스회로
  26. 제1레벨전원전압에 의해 구동되는 제1반도체집적회로와 상기 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체집적회로 사이에 연결된 반도체인터페이스회로에 있어서,
    구동트랜지스터들로서 역할을 하는 직렬연결된 제1 및 제2도전형들의 제1 및 제2강화형MOS전계효과트랜지스터들을 구비하고, 전원전압라인과 접지라인 사이에 연결되어 있으며, 상기 제1반도체집적회로에 연결되어 있는 입력측과 출력단자를 구비하는 상보MOS회로를 포함하는 출력버퍼회로; 및
    상기 상보MOS회로의 출력노드와 상기 제2반도체집적회로의 입/출력패드 사이에 직렬로 연결되고, 상기 전원전압라인에 연결된 게이트전극을 갖는 단일의 공핍형전계효과트랜지스터를 구비하고,
    상기 단일의 공핍형전계효과트랜지스터는 상기 상보MOS회로와 실질적으로 동일한 구동능력을 가진 상기 단일의 공핍형전계효과트랜지스터를 제공하는 채널길이와 채널폭의 곱으로 정의되는 트랜지스터사이즈를 가지며,
    상기 단일의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈와 상기 출력버퍼회로에서의 상기 제1 및 제2강화형MOS전계효과트랜지스터들의 트랜지스터사이즈들은, 상기 입/출력패드를 통해서 흐르는 구동전류를 상기 출력버퍼회로와 상기 단일의 공핍형전계효과트랜지스터 둘 다의 레이아웃면적으로 나누어 얻어진 비율로 정의되는 구동전류효율이 최대가 되도록 결정되며,
    상기 제1강화형MOS전계효과트랜지스터는 공통폭 및 제1길이에 의해 정의된 제1직사각형영역 내에 제공되며,
    상기 제2강화형MOS전계효과트랜지스터는 공통폭 및 제2길이에 의해 정의된 제2직사각형영역 내에 제공되어,
    상기 단일의 공핍형전계효과트랜지스터는 상기 공통폭 및 제3길이에 의해 정의된 제3직사각형영역 내에 제공되어,
    상기 제1, 제2 및 제3직사각형영역들이 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1, 제2 및 제3길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 반도체인터페이스회로.
  27. 제26항에 있어서, 상기 단일의 공핍형전계효과트랜지스터와 상기 출력버퍼회로 사이의 구동능력의 차이는, 상기 단일의 공핍형전계효과트랜지스터와 상기 출력버퍼회로의 제조시왼 구동능력 가변범위의 10% 이내에 있는 반도체인터페이스회로.
  28. 제1레벨전원전압에 의해 구동되는 제1반도체집적회로와 상기 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체집적회로 사이에 연결된 반도체인터페이스회로에 있어서,
    구동트랜지스터들로서 역할을 하는 직렬연결된 제1 및 제2도전형들의 제1 및 제2강화형MOS전계효과트랜지스터들을 구비하고, 전원전압라인과. 접지라인 사이에 연결되고, 상기 제1반도체집적회로에 연결되어 있는 입력측과 출력단자를 구비하는 상보MOS회로를 포함하는 출력버퍼회로;
    상기 상보MOS회로의 출력노드와 상기 제2반도체집적회로의 입/출력패드 사이에 직렬로 연결된 제1공핍형전계효과트랜지스터; 및
    상기 제2반도체집적회로의 상기 입/출력패드와 상기 제1반도체집적회로에 연결된 출력을 가지는 입력인버터게이트의 입력측 사이에 직렬로 연결되고, 상기 전원전압라인에 연결된 게이트전극을 구비하는 제2공핍형전계효과트랜지스터를 포함하고,
    상기 제1 및 제2공핍형전계효과트랜지스터들은 제1 및 제2트랜지스터사이즈들을 가지며, 이것들의 각각은 채널길이와 채널폭의 곱에 의해 정의되어, 상기 상보MOS회로와 실질적으로 동일한 구동능력을 가진 상기 제1 및 제2공핍형전계효과트랜지스터들을 제공하도록 상기 제1 및 제2 트랜지스터사이즈들이 결정되고,
    상기 제1 및 제2공핍형전계효과트랜지스터들의 상기 제1 및 제2트랜지스터사이즈들과, 상기 출력버퍼회로에서의 상기 제1 및 제2강화형MOS전계효과트랜지스터들의 트랜지스터사이즈들은, 상기 입/출력패드를 통해 흐르는 구동전류를 상기 출력버퍼회로와 상기 제1 및 제2공핍형전계효과트랜지스터들의 전체 레이아웃면적으로 나누어 얻어진 비율로 정의되는 구동전류효율을 최대화하도록 결정되며,
    상기 제1강화형MOS전계효과트랜지스터는 공통폭 및 제1길이에 의해 정의된 제1직사각형영역 내에 제공되며,
    상기 제2강화형MOS전계효과트랜지스터는 공통폭 및 제2길이에 의해 정의된 제2직사각형영역 내에 제공되고,
    상기 제1 및 제2공핍형전계효과트랜지스터들은 상기 공통폭 및 제3길이에 의해 정의된 제3직사각형영역 내에 제공되어,
    상기 제1, 제2 및 제3직사각형영역들이 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1, 제2 및 제3길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 반도체인터페이스회로.
  29. 제28항에 있어서, 상기 제1 및 제2공핍형전계효과트랜지스터들과 상기 출력버퍼회로 사이의 구동능력의차이는, 상기 제1 및 제2공핍형전계효과트랜지스터들과 상기 출력버퍼회로의 제조시의 구동능력 가변범위의 10% 이내에 있는 반도체인터페이스회로.
  30. 제1레벨전원전압에 의해 구동되는 제1반도체장치와 상기 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체장치 사이에 연결되고, 상기 제1반도체장치에 연결되어 있는 출력버퍼회로, 및 상기 출력버퍼회로와 상기 제2반도체장치 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 구비하는 반도체인터페이스회로의 레이아웃사이즈를 최적화하기 위한 방법에 있어서,
    상기 출력버퍼회로의 구동능력을 설정하고 공통통폭 및 제1길이를 설정하여 상기 공통폭 및 상기 제1길이의 제1직사각형영역을 정의하고, 상기 제1직사각형영역 상에 상기 버퍼회로를 제공하는 제1단계;
    상기 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고 제2길이를 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1 및 제2직사각형영역들이 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 제2단계;
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 출력버퍼회로 및 상기 적어도 하나의 공핍형전게효과트랜지스터 둘 다의 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인(verification)을 행하기 위해, 상기 구동전류를 계산하는 제3단계;
    상기 제1확인이 이루어지지 않는 경우, 상기 계산단계로 되돌아가기 위해, 상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 구동능력이 상기 출력버퍼회로의 상기 구동능력과 실질적으로 동일하거나 비슷한 것을 조건으로 하여 상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 변화시키는 단계; 및
    상기 제1확인이 이루어질 때까지 상기 단계를 반복하는 단계를 포함하는 방법.
  31. 제30항에 있어서, 상기 출력버퍼회로의 상기 구동능력이 소정의 요구를 만족하는지를 판단하는 제2확인을 행하는 단계;
    상기 제2확인이 이루어지지 않으면, 상기 트랜지스터사이즈 설정단계로 되돌아가기 위해 상기 출력버퍼회로의 상기 구동능력을 변화시키는 단계;및
    상기 제2확인이 얻어질 때까지 상기 단계들을 반복하는 단계를 더 포함하는 방법.
  32. 제30항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형MOS전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 공통폭을 설정하는 단계;
    상기 제1강화형MOS전계효과트랜자스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제l절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍혀전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 상기 제2길이의 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역이 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 구비하는 방법.
  33. 제30항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형MOS전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 공통폭을 설정하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 제2길이를 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역인 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 방법.
  34. 제30항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형M0S전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 제1강화형M0S전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계; 및
    상기 공통폭을 설정하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 상기 제2길이의 설정하여 상기 공통폭 및 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역이 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 방법.
  35. 제30항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형MOS전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 므 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제1강화형M0S전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계; 및
    상기 공통폭을 설정하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제l 및 제2절반영역들과 상기 제2직사각형영역인 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 방법.
  36. 제1레벨전원전압에 의해 구동되는 제1반도체장치와 상기 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체장치 사이에 연결되고, 상기 제1반도체장치에 연결되어 있는 출력버퍼회로, 및 상기 출력버퍼회로와 상기 제2반도체장치 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 구비하는 반도체인터페이스회로의 레이아웃사이즈를 최적화하기 위한 방법에 있어서,
    상기 출력버퍼회로의 구동능력을 설정하고 공통폭 및 제1길이의 설정하여 상기 공통폭 및 상기 제1길이의 제1직사각형영역을 정의하고, 상기 제1직사각형영역 상에 상기 버퍼회로를 제공하는 제1단계;
    상기 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고 제2길이를 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1 및 제2직사각형영역들이 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 제2단계;
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 제3단계
    상기 제1확인이 이루어지지 않는 경우, 상기 계산단계로 되돌아가기 위해, 상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 구동능력이 상기 출력버퍼회로의 상기 구동능력과 실질적으로 동일하거나 비슷한 것을 조건으로 하여 상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 변화시키는 단계; 및
    상기 제1확인이 이루어질 때까지 상기 단계들을 반복하는 단계를 포함하는 방법.
  37. 제40항에 있어서, 상기 출력버퍼회로의 상기 구동능력이 소정의 요구를 만족하는지를 판단하는 제2확인을 행하는 단계;
    상기 제2확인이 이루어지지 않으면, 상기 트랜지스터사이즈 설정단계로 되돌아가기 위해 상기 출력버퍼회로의 상기 구동능력을 변화시키는 단계; 및
    상기 제2확인이 얻어질 때까지 상기 단계들을 반복하는 단계를 더 포함하는 방법.
  38. 제36항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형MOS전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 공통폭을 설정하는 단계:
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 상기 제2길이를 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역이 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치의 사이에 흐르는 구동정류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 구비하는 방법.
  39. 제36항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형MOS전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 공통폭을 설정하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 제2길일르 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역인 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 방법.
  40. 제36항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형MOS전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계; 및
    상기 공통폭을 설정하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 제2길이의 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역이 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해 상기 구동전류를 계산하는 단계를 포함하는 방법.
  41. 제36항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형MOS전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계; 및
    상기 공통폭을 설정하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 제2길이를 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역이 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 방법.
  42. 제1레벨전원전압에 의해 구동되는 제1반도체장치와 상기 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체장치 사이에 연결되고, 상기 제1반도체장치에 연결되어 있는 출력버퍼회로, 및 상기 출력버퍼회로와 상기 제2반도체장치 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 구비하는 반도체인터페이스회로의 레이아웃사이즈를 최적화하기 위한 회로시뮬레이터에 있어서,
    상기 출력버퍼회로의 구동능력을 설정하고 공통폭 및 제1길이의 설정하여 상기 공통폭 및 상기 제1길이의 제1직사각형영역을 정의하고, 상기 제1직사각형영역상에 상기 버퍼회로를 제공하는 제1단계;
    상기 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고 제2길이를 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형정계효과트랜지스터를 제공함으로써, 상기 제1 및 제2직사각형영역들이 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 제2단계;
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역 및 상기 제2직사각형영역의 전체 레이아웃면적으로 나누는 것으으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 제3단계;
    상기 제1확인이 이루어지지 않는 경우, 상기 계산단계로 되돌아가기 위해, 상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 구동능력이 상기 출력버퍼회로의 상기 구동능력과 실질적으로 동일하거나 비슷한 것을 조건으로 하여 상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 변화시키는 단계; 및
    상기 제1확인이 이루어질 때까지 상기 단계들을 반복하는 단계를 포함하는 처리들을 수행하는 회로시뮬레이터.
  43. 제42항에 있어서, 상기 처리들은,
    상기 출력버퍼회로의 상기 구동능력이 소정의 요구를 만족하는지를 판단하는 제2확인을 행하는 단계;
    상기 제2확인이 이루어지지 않으면, 상기 트랜지스터사이즈 설정단계로 되돌아가기 위해 상기 출력버퍼회로의 상기 구동능력을 변화시키는 단계; 및
    상기 제2확인이 얻어질 때까지 상기 단계들을 반복하는 단계를 더 포함하는 회로시뮬레이터.
  44. 제42항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형MOS전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고
    상기 제1단계는,
    상기 공통폭을 설정하는 단계;
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형M0S전계효과트랜지스터를 제공하는 단계를 구비하고,
    상기 제2단계는, 적어도 하나의 공폅형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 상기 제2길이의 설정하여 상기 공통폭 및 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역인 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 구비하는 회로시뮬레이터.
  45. 제42항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형M0S전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 공통폭을 설정하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제1절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제1강화형M0S전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제2절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형M0S전계효과트랜지스터를 제공하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 제2길이를 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역인 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 회로시뮬레이터.
  46. 제42항에 있어서 상기 버퍼회로는, 제1도전형의 제1강화형MOS전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계; 및
    상기 공통폭을 설정하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 상기 제2길이의 설정하여 상기 공통폭 및 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역인 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 회로시뮬레이터.
  47. 제42항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형Al0S전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고;
    상기 제1단계는,
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계; 및
    상기 공통폭을 설정하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 제2길이를 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역이 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 회로시뮬레이터.
  48. 제1레벨전원전압에 의해 구동되는 제1반도체장치와 상기 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체장치 사이에 연결되고, 상기 제1반도체장치에 연결되어 있는 출력버퍼회로, 및 상기 출력버퍼회로와 상기 제2반도체장치 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 구비하는 반도체인터페이스회로의 레이아웃사이즈를 최적화하기 위한 회로시뮬레이터에 있어서,
    상기 출력버퍼회로의 구동능력을 설정하고 공통폭 및 제1길이를 설정하여 상기 공통폭 및 상기 제1길이의 제1직사각형영역을 정의하고, 상기 제1직사각형영역상에 상기 버퍼회로를 제공하는 제1단계;
    상기 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고 제2길이를 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1 및 제2직사각형영역들이 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2길이들의합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 제2단계;
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 제3단계;
    상기 제1확인이 이루어지지 않는 경우, 상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 구동능력이 상기 출력버퍼회로의 상기 구동능력과 실질적으로 동일하거나 비슷한 것을 조건으로 하여 상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 변화시킨 다음 상기 계산단계로 되돌아가는 단계; 및
    상기 제1확인이 이루어질 때까지 상기 단계들을 반복하는 단계를 포함하는 처리들을 수행하는 회로시뮬레이터.
  49. 제48항에 있어서, 상기 처리들은, 상기 출력버퍼회로의 상기 구동능력이 소정의 요구를 만족하는지를 판단하는 제2확인을 행하는 단계;
    상기 제2확인이 이루어지지 않으면, 상기 트랜지스터사이즈 설정단계로 되돌아가기 위해 상기 출력버퍼회로의 상기구동능력을 변화시키는 단계; 및
    상기 제2확인이 얻어질 때까지 상기 단계들을 반복하는 단계를 더 포함하는 회로시뮬레이터.
  50. 제48항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형M0S전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 던 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 공통폭을 설정하는 단계;
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 상기 제2길이의 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2 절반영역들과 상기 제2직사각형영역이 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2 절반길이들 및 상기 제2 길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3 단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 구비하는 회로시뮬레이터.
  51. 제48항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형MOS전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 공통폭을 설정하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형M0S전계효과트랜지스터를제공하는단계를구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 제2길이를 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역이 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 회로시뮬레이터.
  52. 제48항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형M0S전계효과트랜지스터와 제2도전형의 제2강화형M0S전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형M0S전계효과트랜지스터를 제공하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계; 및
    상기 공통폭을 설정하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 제2길이의 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 멎 제2절반영역들과 상기 제2직사각형영역이 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 회로시뮬레이터.
  53. 제48항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형M0S전계효과트랜지스터와 제2도전형의 제2강화형M0S전계효과트랜지스터를 더 구비하는 상보보MOS회로를 포함하고,
    상기 제1단계는
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절단빅사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계; 및
    상기 공통폭을 설정하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 고핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 제2길일르 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역인 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제l 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 회로시뮬레이터.
  54. 제1레벨전원전압에 의해 구동되는 제1반도체장치와 상기 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체장치 사이에 연결되고, 상기 제1반도체장치에 연결되어 있는 출력버퍼회로, 및 상기 출력버퍼회로와 상기 제2반도체장치 사이에 연결된 적어도트 하나의 공핍형전계효과트랜지터를 구비하는 반도체인터페이스회로의 레이아웃사이즈를 최적화하기 위한 컴퓨터로 읽을 수 있는 프로그램을 저장한 저장매체에 있어서,
    컴퓨터로 읽을 수 있는 프로그램은,
    상기 출력버퍼회로의 구동능력을 설정하고 공통폭 및 제1길이의 설정하여 상기 공통폭 및 상기 제1길이의 제1직사각형영역을 정의하고, 상기 제1직사각형영역상에 상기 버퍼회로를 제공하는 제1단계;
    상기 적어도 하나의 공핍형전게효과트랜지스터의 트랜지스터사이즈를 설정하고 제2길이를 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1 및 제2직시각형영역들이 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛으 형성하는 제2단계;
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역 및 상기 제2직사각형영역의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 제3단계;
    상기 제1확인이 이루어지지 않은 경우, 상기 계산단계로 되돌아가지 위해, 상기 적어도 하나의 공핍형전게효과트랜지스터의 상기 구동능력이 상기 출력버퍼회로의 상기 구동능력과 실질적으로 동일하거나 비슷한 것을 조건으로 하여 상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 변화시키는 단계; 및
    상기 제1확인이 이루어질 때까지 상기 단계들을 반복하는 단계를 포함하는 저장매체.
  55. 제58항에 있어서, 상기 컴퓨터로 읽을 수 있는 프로그램은,
    상기 출력버퍼회로의 상기 구동능력이 소정의 요구를 만족하는지를 판단하는 제2확인을 행하는 단계;
    상기 제2확인이 이루어지지 않으면, 상기 트랜지스터사이즈 설정단계로 되돌아가기 위해 상기 출력버퍼회로의 상기 구동능력을 변화시키는 단계; 및
    상기 제2확인이 얻어질 때까지 상기 단계들을 반복하는 단계를 더 포함하는 저장매체
  56. 제54항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형MOS전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 공통폭을 설정하는 단계;
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형M0S전계효과트랜지스터를제공하는단계를구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 상기 제2길이의 설정하여 상기 공통폭 및 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스상기 제1직사각형영역의 상기 제1 및·제2절반영역들과 상기 제기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 구비하는 저장매체.
  57. 제54항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형M0S전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 공통폭을 설정하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제1절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형M0S전계효과트랜지스터를 제공하는 단계;
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제l길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제2절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고,
    상기 제2단계
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 제2길이를 설정하여 상기 공통폭 및 상기 제2갈이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역이 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 저장매체.
  58. 제54항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형MOS전계효과트랜지스터와 제2도전형의 제2강화형M0S전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 제1강화형M0S전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형M0S전계효과트랜지스터를 제공하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형M0S전계효과트랜지스터를 제공하는 단계; 및
    상기 공통폭을 설정하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 상기 제2길이를 설정하여 상기 공통폭 및 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역이 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스희로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 저장매체.
  59. 제54항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형MOS전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 山엔 상기 공통폭과 상기 제2절반길이의 제2반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계; 및
    상기 공통폭을 설정하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 제2길이를 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역이 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 저장매체.
  60. 제1레벨전원전압에 의해 구동되는 제1반도체장치와 상기 제1레벨전원전압보다 높은 제2레벨전원전압에 의해 구동되는 제2반도체장치 사이에 연결되고, 상기 제1반도체장치에 연결되어 있는 출력버퍼회로, 및 상기 출력버퍼회로와 상기 제2반도체장치 사이에 연결된 적어도 하나의 공핍형전계효과트랜지스터를 구비하는 반도체인터페이스회로의 레이아웃사이즈를 최적화하기 위한 컴퓨터로 읽을 수 있는 프로그램을 저장한 저장매체에 있어서,
    컴퓨터로 읽을 수 있는 프로그램은,
    상기 출력버퍼회로의 구동능력을 설정하고 공통폭 및 제1길이의 설정하여 상기 공통폭 및 상기 제1길이의 제1직사각형영역을 정의하고, 상기 제1직사각형영역상에 상기 버퍼회로를 제공하는 단계;
    상기 적어도 하나의 공핍형전계효과트랜지스터의 트랜지스터사이즈를 설정하고 제2길이를 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1 및 제2직사각형영역들이 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2길이들의 합에 의해 정의된 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계;
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계;
    상기 제1확인이 이루어지지 않는 경우, 상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 구동능력이 상기 출력버퍼회로의 상기 구동능력과 실질적으로 동일하거나 비슷한 것을 조건으로 하여 상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 변화시킨 다음 상기 계산단계로 되돌아가는 단계; 및
    상기 제1확인이 이루어질 때까지 상기 단계들을 반복하는 단계를 포함하는 저장매체.
  61. 제 60항에 있어서, 상기 컴퓨터로 읽을수 있는 프로그램은, 상기 출력버퍼회로의 상기 구동능력이 소정의 요구를 만족하는지를 판단하는 제2확인을 행하는 단계;
    상기 제2확인이 이루어지지 않으면, 상기 트랜지스터사이즈 설정단계로 되돌아가기 위해 상기 출력버퍼회로의 상기 구동능력을 변화시키는 단계; 및
    상기 제2확인이 얻어질 때까지 상기 단계들을 반복하는 단계를 더 포함하는 저장매체
  62. 제60항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형M0S전계효과트랜지스터와 제2도전형의 제2강화형M0S전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 공통폭을 설정하는 단계;
    상기 제l강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형M0S전계효과트랜지스터를 제공하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 상기 제2길이의 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2 절반영역들과 상기 제2직사각형영역이 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2 절반길이들 및 상기 제2 길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 구비하는 저장매체.
  63. 제60항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형M0S전계효과트랜지스터와 제2도전형의 제2강화형M0S전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 공통폭을 설정하는 단계;
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 제2길일르 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역인 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 저장매체.
  64. 제60항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형M0S전계효과트랜지스터와 제2도전형의 제2강화형MOS전계효과트랜지스터를 더 구비하는 상보MOS회로를 포함하고,
    상기 제1단계는,
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제2강화형M0S전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2절반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형M0S전계효과트랜지스터를 제공하는 단계; 및
    상기 공통폭을 설정하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 상기 제2길이의 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역이 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고
    상기 제3단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 저장매체.
  65. 제60항에 있어서, 상기 버퍼회로는, 제1도전형의 제1강화형M0S전계효과트랜지스터와 제2도전형의 제2강화형M0S전계효과트랜지스터를 더 구비하는 상보M0S회로를 포함하고,
    상기 제1단계는,
    상기 제2강화형MOS전계효과트랜지스터의 제2구동능력을 설정하여 상기 제1길이의 제2절반길이를 구해서, 상기 제1직사각형영역 내에 상기 공통폭과 상기 제2걸반길이의 제2절반직사각형영역을 정의하여, 상기 제2절반직사각형영역 상에 상기 제2강화형MOS전계효과트랜지스터를 제공하는 단계;
    상기 제1강화형MOS전계효과트랜지스터의 제1구동능력을 설정하여 상기 제1길이의 제1절반길이를 구해서, 상기 제l직사각형영역 내에 상기 공통폭과 상기 제1절반길이의 제1절반직사각형영역을 정의하여, 상기 제1절반직사각형영역 상에 상기 제1강화형M0S전계효과트랜지스터를 제공하는 단계; 및
    상기 공통폭을 설정하는 단계를 구비하고,
    상기 제2단계는,
    상기 적어도 하나의 공핍형전계효과트랜지스터의 상기 트랜지스터사이즈를 설정하고 제2길이를 설정하여 상기 공통폭 및 상기 제2길이의 제2직사각형영역을 정의하고, 상기 제2직사각형영역 상에 상기 적어도 하나의 공핍형전계효과트랜지스터를 제공함으로써, 상기 제1직사각형영역의 상기 제1 및 제2절반영역들과 상기 제2직사각형영역인 상기 길이방향으로 정렬되어 상기 공통폭의 표준사이즈와 상기 제1 및 제2절반길이들 및 상기 제2길이의 합에 의해 정의되는 상기 반도체인터페이스회로 직사각형셀유닛을 형성하는 단계를 구비하고,
    상기 제3단계는.
    상기 적어도 하나의 공핍형전계효과트랜지스터와 상기 제2반도체장치 사이에 흐르는 구동전류를 상기 제1직사각형영역의 상기 제1 및 제2절반영역들의 전체 레이아웃면적으로 나누는 것으로 정의되는 구동전류효율이 최대치인지를 확인하는 제1확인을 행하기 위해, 상기 구동전류를 계산하는 단계를 포함하는 저장매체.
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