KR100310296B1 - 제로비복귀디지털데이터전송에서의클럭/데이터재생장치 - Google Patents

제로비복귀디지털데이터전송에서의클럭/데이터재생장치 Download PDF

Info

Publication number
KR100310296B1
KR100310296B1 KR1019980052250A KR19980052250A KR100310296B1 KR 100310296 B1 KR100310296 B1 KR 100310296B1 KR 1019980052250 A KR1019980052250 A KR 1019980052250A KR 19980052250 A KR19980052250 A KR 19980052250A KR 100310296 B1 KR100310296 B1 KR 100310296B1
Authority
KR
South Korea
Prior art keywords
voltage
data
clock
reference voltage
phase
Prior art date
Application number
KR1019980052250A
Other languages
English (en)
Other versions
KR20000037619A (ko
Inventor
송재호
박창수
Original Assignee
오길록
한국전자통신연구원
이계철
한국전기통신공사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오길록, 한국전자통신연구원, 이계철, 한국전기통신공사 filed Critical 오길록
Priority to KR1019980052250A priority Critical patent/KR100310296B1/ko
Publication of KR20000037619A publication Critical patent/KR20000037619A/ko
Application granted granted Critical
Publication of KR100310296B1 publication Critical patent/KR100310296B1/ko

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B2210/00Indexing scheme relating to optical transmission systems
    • H04B2210/516Optical conversion of optical modulation formats, e.g., from optical ASK to optical PSK

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 제로 비복귀 디지털 데이터 전송에서의 클럭/데이터 재생 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 제로 비복귀 데이터로부터 클럭을 추출하여 데이터를 리타이밍하여 원래의 데이터를 재생하는 클럭/데이터 재생 장치를 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 입력 데이터와 재생 클럭의 위상을 비교하여 그 차이에 해당하는 위상 비교 전압신호를 출력하고, 재생 클럭으로 입력 데이터를 리타이밍하여 재생 데이터를 외부로 출력하기 위한 데이터 리타이밍/위상비교 수단; 소정의 기준전압을 발생하기 위한 제1 기준전압 발생수단; 상기 데이터 리타이밍/위상비교 수단으로부터의 위상비교 전압신호와 상기 제1 기준전압 발생수단으로부터의 전압신호를 더하기 위한 제1 덧셈수단; 상기 제1 덧셈수단으로부터의 입력신호를 저역통과 필터링한 후에 해당하는 전압신호를 발생시키기 위한 필터링수단; 및 상기 필터링수단으로부터 인가되는 전압신호에 따라 재생 클럭을 발생시켜 상기 데이터 리타이밍/위상비교 수단과 외부로 출력하기 위한 전압제어 발진수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 디지털 데이터 전송시스템 등에 이용됨.

Description

제로 비복귀 디지털 데이터 전송에서의 클럭/데이터 재생 장치
본 발명은 디지털 데이터 전송시스템 등의 광수신부 등에 위치하여 전송된 제로 비복귀(NRZ : Non-Return to Zero) 디지털 데이터로부터 클럭을 추출하고 데이터를 원래의 신호로 재생하는 클럭/데이터 재생 장치에 관한 것이다.
현재, 국내에서는 2.5Gb/s 동기식 전송시스템을 사용하고 있고, 조만간 10Gb/s 동기식 전송시스템이 사용될 예정이다. 이처럼 데이터 전송속도가 높아질수록 클럭/데이터 재생 장치를 구현하기가 어려워진다.
종래의 디지털 데이터 전송시스템의 클럭/데이터 재생 장치는, 클럭 추출 방법에 따라 크게 두 가지로 분류되는데, 하나는 유전체 공진기 및 탄성표면파(SAW) 필터 등의 수동 협대역 필터를 사용하는 클럭/데이터 재생 장치이고, 다른 하나는 위상 잠금 루프(PLL : Phase locked-loop) 회로를 이용한 능동 협대역 필터를 사용하는 클럭/데이터 재생 장치이다.
먼저, 수동 협대역 필터를 이용하는 종래의 클럭/데이터 재생 장치는, 제작이 간단하다는 장점이 있으나, 입력 신호 및 환경 변화에 따른 성능의 변화가 있다는 단점이 있었다.
반면에 위상 잠금 루프(PLL) 회로를 이용한 종래의 클럭/데이터 재생 장치는, 회로가 복잡하다는 단점이 있지만, 소형화, 자동 위상 정렬 및 온도 변화에 따른 동작 안정성 등의 장점이 있어 상용화 시스템을 구현하기 위해서는 이 방법을 사용해야 한다.
그러나, 이와 같이 여러 장점이 있는 위상 잠금 루프(PLL) 방식은 초기 동작시 전압제어 발진기(VCO : Voltage Controlled Oscillator)의 출력 신호와 전송 클럭의 주파수 차이가 발생하는데, 그 차이가 위상 잠금 루프(PLL)의 잠금 주파수를 벗어나는 경우에는 위상 잠금 루프(PLL)의 동작이 이루어지지 않는 문제점이 있었다.
따라서, 전압제어 발진기(VCO)의 조정 전압이 상기 두 신호의 주파수 차이에 비례하면서 직접 변할 수 있는 주파수 잠금 루프(FLL : Frequency-Locked Loop) 회로를 별도로 구성하여 동작 초기에 주파수 차이를 줄이는 기능이 필요한 단점이 있었다.
이를 구현하기 위해 현재까지 제안된 방법은 디지털 회로를 이용한 뱅-뱅(bang-bang) 방식, 샘플/홀드(sample/hold) 방식이 있고, 아날로그 회로를 이용한 4-코릴레이터(quadri-correlator) 방식 등이 있으나, 이러한 방식은 회로의 구성이 복잡해지고 비용이 많이 소요되는 문제점이 있었다.
본 발명은, 상기 문제점을 해결하기 위하여 제안된 것으로, 동기식 디지털 전송시스템 등에서 전송된 제로 비복귀(NRZ) 데이터로부터 클럭을 추출하고 추출된 클럭으로 데이터를 리타이밍하여 원래의 데이터를 재생하는 클럭/데이터 재생 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 종래의 방법과는 달리 위상 잠금 루프(PLL) 회로에 간단한 기준전압 발생기를 사용하여 초기 동작시 항상 전압제어 발진기(VCO)가 입력 데이터 전송 클럭과 비슷한 주파수를 출력하도록 하여 주파수 잠김이 일어나도록 구현한 클럭/데이터 재생 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 기준전압 발생기의 내부에 전압제어 발진기(VCO)의 온도 특성을 보상해주는 온도 보상부를 포함하여 온도 변화에 관계없이 전압제어 발진기(VCO)가 같은 주파수를 출력하도록 하여, 시스템 동작 온도안에서 항상 정상적으로 동작되도록 구현한 클럭/데이터 재생 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 위상 비교 기능이 포함되어 있는 D-플립플롭(D-FF)을 사용하여 회로를 간단히 구현한 클럭/데이터 재생 장치를 제공하는데 그 목적이 있다.
제 1도는 본 발명에 따른 제로 비복귀 디지털 데이터 전송에서의 클럭/데이터 재싱장치의 일실시예 구성도.
제 2도는 본 발명에 따른 기준전압 발생기의 일실시예 구성도.
제 3도는 본 발명에 따른 온도 보상부의 일실시예 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 위상비교기가 있는 D-플립플롭 2 : 기준전압 발생기
3 : 덧셈기 4 : 루프 필터
5 : 전압제어 발진기(VCO)
상기 목적을 달성하기 위하여 본발명은, 클럭/데이터 재생 장치에 있어서, 입력 데이터와 재생 클럭의 위상을 비교하여 그 차이에 해당하는 위상비교 전압신호를 출력하고, 재생 클럭으로 입력 데이터를 리타이밍하여 재생 데이터를 외부로 출력하기 위한 데이터 리타이밍/위상비교 수단; 소정의 기준전압을 발생하기 위한 제1 기준전압 발생수단; 상기 데이터 리타이밍/위상비교 수단으로부터의 위상비교 전압신호와 상기 제1 기준전압 발생수단으로부터의 전압신호를 더하기 위한 제1 덧셈수단; 상기 제1 덧셈수단으로부터의 입력신호를 저역통과 필터링한 후에 해당하는 전압신호를 발생시키기 위한 필터링수단; 및 상기 필터링수단으로부터 인가되는 전압신호에 따라 재생 클럭을 발생시켜 상기 데이터 리타이밍/위상비교 수단과 외부로 출력하기 위한 전압제어 발진수단을 포함하는 것을 특징으로 한다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 1 은 본 발명에 따른 제로 비복귀 디지털 데이터 전송에서의 클럭/데이터 재생 장치의 일실시예 구성도이다.
전송된 제로 비복귀(NRZ) 디지털 데이터는 수신부에서 일정한 크기로 증폭되어 클럭/데이터 재생 장치의 입력 데이터로 사용된다. 도 1 에 도시된 바와 같이 구성된 클럭/데이터 재생 장치는, 입력된 데이터로부터 재생 클럭과 재생 데이터를 발생한다.
위상비교기가 있는 D-플립플롭(D-FF)(1)은 전압제어 발진기(5)로부터 재생 클럭으로 입력 데이터를 리타이밍하여 원래의 깨끗한 재생 데이터를 외부로 출력한다. 그리고, 사용된 D-플립플롭(1)은 내부에 위상비교 기능이 있는 D-플립플롭으로, 입력 데이터와 재생 클럭의 위상을 비교하여 그 차이에 해당하는 위상비교 전압신호를 덧셈기(3)로 출력한다.
덧셈기(3)는 상기 위상비교기가 있는 D-플립플롭(1)으로부터의 위상비교 전압신호와 기준전압 발생기(2)의 전압신호를 더해주는 기능을 한다.
그리고, 루프 필터(4)는 상기 덧셈기(3)로부터의 입력신호를 저대역 통과 필터링한 후에 해당하는 직류 전압신호를 내부에서 발생시킨다.
전압제어 발진기(VCO : Voltage controlled Oscillator)(5)는 상기 루프 필터(4)로부터 전압신호를 인가받아 재생 클럭 신호를 출력하는데, 입력되는 전압에 따라 출력 신호의 주파수가 변하게 된다.
기준전압 발생기(2)는 전압제어 발진기(VCO)(5)에서 원하는 주파수 신호를 출력하도록 일정한 기준전압을 덧셈기(3)와 루프 필터(4)를 통하여 전압제어 발진기(5)의 입력으로 인가한다. 물론, 전압제어 발진기(5)의 입력 전압신호는 D-플립플롭(1)으로부터의 위상비교 전압신호와 기준전압 발생기(2)로부터의 기준전압신호가 합해져 루프 필터(4)를 거쳐 공급되지만 위상비교 전압신호는 매우 미약해 전압 제어 발진기(5)의 출력 주파수는 대부분 기준전압 발생기(2)의 기준전압신호가 결정한다.
다음으로, 상기와 같이 구성된 클럭/데이터 재생 장치의 동작을 살펴보면 다음과 같다.
면저, 시스템에 전원이 들어오고 입력 데이터가 클럭/데이터 재생 장치에 입력되는데, 초기 전압제어 발진기(VCO)(5)의 출력 주파수와 전송 데이터의 클럭 주파수가 일치하지 않는다.
따라서, D-플립플롭(1)내의 위상 비교기, 루프 필터(4), 그리고 전압제어 발진기(5)로 구성된 위상 잠금 루프(PLL) 회로에 의해 주파수 차이에 해당하는 전압을 발생시켜 전압제어 발진기(5)의 인가전압에 더해줌으로써 주파수 차이를 줄여 전송 클럭의 주파수와 같은 재생 클럭 신호를 전압제어 발진기(5)에서 출력하게 된다.
하지만, 위상 잠금 루프(PLL) 회로는 어느 일정 주파수 차이 내에서만 동작을 하므로 초기에 전압제어 발진기(5)의 출력 주파수와 입력 데이터의 전송 클럭 주파수간의 차이가 크면, 위상 잠금 루프(PLL)의 동작이 이루어지지 않는다.
따라서, 초기에 전압제어 발진기(5)의 출력 주파수를 위상 잠금 루프(PLL)의 동작 영역 안으로 옮겨와 위상 잠금 루프(PLL)의 동작이 이루어지도록 해야 한다. 이를 주파수 잠금이라 하는데, 본 발명에서는 기준전압 발생기(2)를 이용하여 주파수 잠금이 이루어지도록 하였다. 즉, 시스템 전원이 켜져 있으면 기준전압 발생기(2)는 일정한 전압을 전압제어 발진기(5)에 인가해 항상 위상 잠금 루프(PLL)의 동작 범위 안에서 주파수를 발생하도록 한다. 도 2 를 참조하여 기준전압 발생기(2)의 일예를 상세히 살펴보면 다음과 같다.
도 2 는 본 발명에 따른 기준전압 발생기의 일실시예 구성도이다.
기준전압 발생부(21)는 일반적으로 사용하는 상용 집적회로(IC)로 바이어스를 인가받아 특정 전압을 출력하는데, 온도 및 바이어스 등의 환경이 변하더라도 항상 일정한 전압을 출력하는 기능을 한다.
전압 조정부(23)는 기준전압 발생부(21)로부터 입력되는 전압을 선형적으로 감쇄시킬 수 있어, 사용하는 전압제어 발진기(5)의 특성에 따라 그 감소량을 달리 조정할 수 있다. 이는 가변 저항을 이용하여 쉽게 구현할 수 있다.
그리고, 덧셈기(24)는 전압 조정기(23)를 거치 기준전압과 온도 보상부(22)에서 출력되는 전압을 합하여 전압제어 발진기(5)의 기준전압을 출력한다. 이는 일반2적인 연산 증폭기(OP amp.)를 사용하여 구현할 수 있다.
여기에서 온도 보상부(22)를 사용한 이유는 다음과 같다. 일반적으로 전압제어 발진기(5)는 인가되는 전압 외에 온도에 따라 출력 주파수가 변한다. 즉, 다시 말해 일정한 주파수를 출력하기 위해서는 온도 변화에 따라 인가 전압을 변화시켜야 된다. 이를 위해 전압제어 발진기(5)의 특성에 맞는 온도 보상부(22)를 구현하여 전압제어 발진기(5)의 온도 변화에 따라 온도 보상부(22)의 출력 전압을 변화시켜 전압제어 발진기(5)에 온도 변화가 있더라도 항상 일정한 주파수를 출력하도록 하였다.
온도 보상부(22)는 전압제어 발진기(5)의 온도 변화를 감지하여 이를 보상하는 전압을 발생시키는데, 본 발명에서는 후술되는 도 3 에 도시된 바와 같이 구현 하였다.
도 3 은 본 발명에 따른 온도 보상부의 일실시예 회로도이다.
본 발명에 따른 온도 보상부(22)는, 상기 기준전압 발생부(21)로부터 출력된 전압을 적당한 양으로 감소시키는 저항(32), 전압제어 발진기(5)의 근처에 부착되어 온도 변화량을 가지할 수 있는 써미스터(thermistor)(31) 및 온도 변화에 따른 출력 전압 변화의 기울기를 조정하는 저항(33)을 구비한다.
본 발명을 이용하여 동기전달모드-64(STM-64) 동기식 전송시스템에서의 클럭/데이터 재생 장치를 구성해보았다. 상용 D-플립플롭과 전압제어 발진기 그리고 연산 증폭기(OP-AMP)를 사용한 덧셈기를 사용하였다. 그 결과 데이터 전송속도 9.95328㎓에서 50㎒의 주파수 잠금 범위와 80㎒의 위상 잠금 범위 특성을 갖고 0~60℃ 온도에서 정상 동작함을 확인할 수 있었다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명은, 일반적인 주파수 잠금 루프(FLL) 회로를 사용하지 않고 기준전압 발생기를 이용하여 회로 구성이 간단한 클럭/데이터 재생 장치를 구현할 수 있는 효과가 있다.
또한, 본 발명은 온도 보상 회로를 기준전압 발생기의 내부에 구현하여 클럭/데이터 재생 장치가 시스템 동작 온도 안에서 항상 정상적으로 동작되도록 구현할 수 있는 효과가 있다.
또한, 본 발명은 종래 기술보다 장거리의 고속 데이터 전송에 뛰어난 효과가 있다.

Claims (4)

  1. 클럭/데이터 재생 장치에 있어서,
    입력 데이터와 재생 클럭의 위상을 비교하여 그 차이에 해당하는 위상비교 전압신호를 출력하고, 재생 클럭으로 입력 데이터를 리타이밍하여 재생 데이터를 외부로 출력하기 위한 데이터 리타이밍/위상비교 수단;
    소정의 기준전압을 발생하기 위한 제1 기준전압 발생수단;
    상기 데이터 리타이밍/위상비교 수단으로부터의 위상비교 전압신호와 상기 제1 기준전압 발생수단으로부터의 전압신호를 더하기 위한 제1 덧셈수단;
    상기 제1 덧셈수단으로부터의 입력신호를 저역통과 필터링한 후에 해당하는 전압신호를 발생시키기 위한 필터링수단; 및
    상기 필터링수단으로부터 인가되는 전압신호에 따라 재생 클럭을 발생시켜 상기 데이터 리타이밍/위상비교 수단과 외부로 출력하기 위한 전압제어 발진수단을 포함하는 클럭/데이터 재생 장치.
  2. 제 1 항에 있어서,
    상기 제1 기준전압 발생수단은,
    초기 동작 시에 입력 데이터 전송 클럭과 상기 전압제어 발진수단의 주파수 차이가 위상 잠금 루프(PLL)의 동작 범위 내에 있도록 일정한 기준전압을 출력하기위한 제2 기준전압 발생수단;
    상기 제2 기준전압 발생수단으로부터 인가되는 기준전압을 조정하기 위한 제1 전압조정수단;
    상기 전압제어 발진수단의 온도 변화를 감지하여 온도 변화에 따른 주파수 변화를 보상하기 위한 전압을 발생시키기 위한 온도보상수단; 및
    상기 제1 전압조정수단으로부터의 기준전압과 상기 온도보상수단으로부터의 전압을 더하기 위한 제2 덧셈수단
    을 포함하는 클럭/데이터 재생 장치.
  3. 제 2 항에 있어서,
    상기 온도보상수단은,
    상기 제2 기준전압 발생수단으로부터 출력된 전압을 적당한 양으로 감소시키는 전압감소수단;
    상기 전압제어 발진수단의 근처에 위치하여 온도 변화량을 감지하는 온도감지수단; 및
    상기 온도감지수단에서 감지한 온도 변화에 따라 상기 전압감소수단의 출력 전압 변화의 기울기를 조정하는 제2 전압조정수단
    을 포함하는 클럭/데이터 재생 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 데이터 리타이밍/위상비교 수단은,
    위상비교기를 구비한 D-플립플롭인 것을 특징으로 하는 클럭/데이터 재생 장치.
KR1019980052250A 1998-12-01 1998-12-01 제로비복귀디지털데이터전송에서의클럭/데이터재생장치 KR100310296B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980052250A KR100310296B1 (ko) 1998-12-01 1998-12-01 제로비복귀디지털데이터전송에서의클럭/데이터재생장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980052250A KR100310296B1 (ko) 1998-12-01 1998-12-01 제로비복귀디지털데이터전송에서의클럭/데이터재생장치

Publications (2)

Publication Number Publication Date
KR20000037619A KR20000037619A (ko) 2000-07-05
KR100310296B1 true KR100310296B1 (ko) 2001-12-17

Family

ID=19560757

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980052250A KR100310296B1 (ko) 1998-12-01 1998-12-01 제로비복귀디지털데이터전송에서의클럭/데이터재생장치

Country Status (1)

Country Link
KR (1) KR100310296B1 (ko)

Also Published As

Publication number Publication date
KR20000037619A (ko) 2000-07-05

Similar Documents

Publication Publication Date Title
US5036298A (en) Clock recovery circuit without jitter peaking
JP6772477B2 (ja) 信号再生回路、電子装置および信号再生方法
AU2001286987B2 (en) Digital-data receiver synchronization method and apparatus
KR100342521B1 (ko) 광 수신기의 전송속도 인식 장치 및 방법
JPH04142812A (ja) 位相同期回路
US6815988B2 (en) Differential charge pump
US8971423B1 (en) Systems and methods for locking an oscillator to an incoming data signal
KR101370118B1 (ko) 확장된 트래킹 범위를 갖는 위상 동기 루프(pll)
KR100335861B1 (ko) 다이나믹 백업 기능을 갖는 위상 동기 루프 회로
US7158602B2 (en) Phase locked loop circuit and clock reproduction circuit
US20030223525A1 (en) Method and apparatus for high speed signal recovery
GB2426641A (en) Multiple phase locked loop (PLL) arrangement for reproduction of a clock signal
TWI736393B (zh) 時脈控制裝置與時脈控制方法
CA2293173A1 (en) Agile phase noise filter using vcxo and frequency synthesis
US6836188B2 (en) PLL circuit and method for eliminating self-jitter in a signal which is received by a control circuit
US6987424B1 (en) Narrow band clock multiplier unit
EP1025645B1 (en) Modified third order phase-locked loop
US7088976B2 (en) Device for reconstructing data from a received data signal and corresponding transceiver
KR100310296B1 (ko) 제로비복귀디지털데이터전송에서의클럭/데이터재생장치
EP1006660B1 (en) Clock reproduction and identification apparatus
JP5177905B2 (ja) Cdr回路
US6549598B1 (en) Clock signal extraction circuit
EP1701443B1 (en) Voltage controlled oscillator with additional phase control
Savoj Clock and Data Recovery Circuits
CN113595548A (zh) 自适应调节带宽的锁相装置及系统

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee