KR100309473B1 - 이중 포트 램 - Google Patents

이중 포트 램 Download PDF

Info

Publication number
KR100309473B1
KR100309473B1 KR1019990045764A KR19990045764A KR100309473B1 KR 100309473 B1 KR100309473 B1 KR 100309473B1 KR 1019990045764 A KR1019990045764 A KR 1019990045764A KR 19990045764 A KR19990045764 A KR 19990045764A KR 100309473 B1 KR100309473 B1 KR 100309473B1
Authority
KR
South Korea
Prior art keywords
output
signal
address
input data
gate
Prior art date
Application number
KR1019990045764A
Other languages
English (en)
Other versions
KR20010037977A (ko
Inventor
이중용
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990045764A priority Critical patent/KR100309473B1/ko
Publication of KR20010037977A publication Critical patent/KR20010037977A/ko
Application granted granted Critical
Publication of KR100309473B1 publication Critical patent/KR100309473B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 이중 포트 램에 관한 것으로, 종래 기술에 있어서 쓰기 모드에서 복수의 포트로 동일한 어드레스가 인가되나 입력데이터로 서로 다른 데이터가 입력되는 경우, 상기 어드레스 경쟁(Address Contention) 상황이 발생하여 메모리가 오동작함으로써, 셀에 저장되는 데이터를 예측할 수 없으며, 외부에서 이러한 상황의 발생됨을 인지할 수 없는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 입력되는 각각의 어드레스는 동일하나 입력 데이터가 다른경우 발생되는 어드레스 경쟁 상황을 감지하여 에러신호를 외부로 출력함으로써, 메모리의 오동작을 방지함과 아울러 상위 레벨의 디버깅이 용이한 효과가 있다.

Description

이중 포트 램{DUAL PORT RANDOM ACCESS MEMORY}
본 발명은 이중 포트 램에 관한 것으로, 특히 이중 포트 램에 있어서 어드레스 경쟁(Address Contention) 발생시 이를 감지하여 외부로 출력함과 아울러 조건에 따라 쓰기 동작을 수행함으로써 오동작을 방지함과 아울러 상위 레벨의 디버깅이 용이하도록 한 이중 포트 램에 관한 것이다.
도 1은 종래 이중 포트 램의 구성을 보인 블록도로서, 이에 도시된 바와 같이 데이터를 저장하는 복수의 셀로 구성된 셀 어레이(10)와; 칩선택바 신호(CSB1)(CSB2)에 의해 각기 인에이블되어 각기 입력되는 어드레스(ADD1)(ADD2)를 버퍼링하여 출력하는 어드레스 버퍼(20)(21)와; 각기 상기 어드레스 버퍼(20)(21)의 출력 어드레스를 디코딩하여 출력하는 디코더(30)(31)와; 상기 디코더(30)에서 디코딩된 신호에 의해 상기 셀어레이(10)내 워드라인을 인에이블시키는 워드라인 구동기(40)와; 상기 디코더(31)에서 디코딩된 신호에 의해 상기 셀어레이(10)내 워드라인을 인에이블시키는 워드라인 구동기(41)와; 상기 디코더(30)에서 디코딩된 신호에 의해 상기 셀어레이(10)내 칼럼을 인에이블시키는 칼럼 선택기(50)와; 상기 디코더(31)에서 디코딩된 신호에 의해 상기 셀어레이(10)내 칼럼을 인에이블시키는 칼럼 선택기(51)와; 쓰기 인에이블바 신호(WEB1)에 의해 각기 상기 워드라인 구동기(40) 및 칼럼 선택기(50)를 통해 선택된 셀의 데이터를 센싱하여 출력하거나 상기 셀에 데이터를 저장하는 센스앰프(70)와; 쓰기 인에이블바 신호(WEB2)에 의해 각기 상기 워드라인 구동기(41) 및 칼럼 선택기(51)를 통해 선택된 셀의 데이터를 센싱하여 출력하거나 상기 셀에 데이터를 저장하는 센스앰프(71)와; 출력 인에이블 신호(OE1)(OE2)에 의해 입력데이터(DIN1)(DIN2)를 버퍼링하여 각기 센스앰프(60)(61)로 출력하거나 상기 센스앰프(60)(61)에서 센싱한 셀 데이터를 입력받아 이를 버퍼링하여 외부 출력신호(DOUT1)(DOUT2)로 출력하는 출력버퍼(70)(71)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명한다.
우선, 칩 선택바 신호(CSB1)(CSB2)가 활성화되어 인가되면, 이를 입력받아 인에이블된 어드레스 버퍼(20)(21)는 각각 인가되는 어드레스(ADD1)(ADD2)를 버퍼링하여 출력하게 되고, 이를 입력받은 디코더(30)(31)는 각각의 어드레스(ADD1)(ADD2)를 디코딩하게 된다.
그리고, 상기 제1,제2 디코더(30)(31)에서 디코딩된 신호를 버스를 통해 인가받은 각각의 워드라인 구동기(40)(41)와 칼럼 선택기(50)(51)는 셀 어레이(10)내 특정 셀을 선택하게 되고, 상기 선택된 셀의 데이터는 각각 상기 칼럼 선택기(50)(51)를 통해 센스앰프(60)(61)로 전달된다.
이때, 상기 센스 앰프(60)(61)는 쓰기 인에이블바 신호(WEB1)(WEB2)가 활성화되면 쓰기 동작을 수행하나, 비활성화되면 읽기 동작을 수행한다.
우선, 읽기 동작의 경우, 상기 쓰기 인에이블바 신호(WEB1)(WEB2)가 비활성화됨에 따라 상기 센스 앰프(60)(61)는 각각의 셀 데이터를 증폭하여 출력버퍼(70)(71)로 출력하게 되고, 상기 셀 데이터를 입력받은 출력버퍼(70)(71)는 각기 출력 인에이블 신호(OE1)(OE2)가 인에이블되면, 상기 센스 앰프(60)(61)에서 센싱한 셀 데이터를외부 출력신호(DOUT1)(DOUT2)로 출력하게 된다.
그리고, 쓰기 동작의 경우, 상기 센스 앰프(60)(61)는 상기 쓰기 인에이블바 신호(WEB1)(WEB2)에 의해 활성화되면, 상기 출력 인에이블 신호(OE1)(OE2)에 의해 출력버퍼(70)(71)에서 버퍼링된 입력 데이터(DIN1)(DIN2)를 입력받은 상기 센스 앰프(60)(61)는 상기 셀어레이(10)내 선택된 셀로 각기 칼럼 선택기(50)(51)를 통해 상기 입력 데이터(DIN1)(DIN2)를 저장하게 된다.
상기와 같이 종래의 기술에 있어서 쓰기 모드에서 복수의 포트로 동일한 어드레스가 인가되나 입력데이터로 서로 다른 데이터가 입력되는 경우, 상기 어드레스 경쟁상황이 발생하여 메모리가 오동작함으로써, 셀에 저장되는 데이터를 예측할 수 없으며, 외부에서 이러한 상황의 발생됨을 인지할 수 없는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 어드레스 경쟁 발생시 이를 감지하여 외부로 출력함과 아울러 조건에 따라 쓰기 동작을 수행함으로써 오동작을 방지함과 아울러 상위 레벨의 디버깅이 용이하도록 한 이중 포트 램을 제공함에 그 목적이 있다.
도 1은 종래 이중 포트 램의 구성을 보인 블록도.
도 2는 본 발명 이중 포트 램의 구성을 보인 블록도.
도 3은 도 2에서 칼럼 제어기의 구성을 보인 회로도.
도 4는 도 2에서 어드레스 비교기의 구성을 보인 회로도.
도 5는 도 2에서 입력 데이터 비교기의 구성을 보인 회로도.
도 6은 도 2에서 쓰기 동작시 각 부 입출력 신호의 타이밍도.
***도면의 주요 부분에 대한 부호의 설명***
100 : 셀 어레이 110,111 : 어드레스 버퍼
120,121 : 디코더 130,131 : 워드라인 구동기
140,141 : 칼럼 선택기 150,151 : 센스 앰프
160,161 : 출력 버퍼 170 : 어드레스 비교기
180 : 입력 데이터 비교기 190 : 칼럼 제어기
I1∼I6 : 인버터 NAND1 : 부정곱 게이트
PM1, PM2 : 피모스 트랜지스터
NM10∼NM1n, NM20∼NM2m : 엔모스 트랜지스터
XOR10∼XOR1n, XOR20∼XOR2m : 배타적 논리합 게이트
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 데이터를 저장하는 복수의 셀로 구성된 셀 어레이와; 각각 제1,제2 칩선택바 신호에 의해 인에이블되어 각기 입력되는 어드레스를 버퍼링하여 출력하는 제1,제2 어드레스 버퍼와; 상기 제1,제2 어드레스 버퍼에서 버퍼링된 제1,제2 어드레스를 비교한 어드레스 비교 신호를 출력하는 어드레스 비교기와; 에러 신호의 제어를 받아 각기 상기 제1,제2 어드레스 버퍼의 출력 어드레스를 디코딩하여 출력하는 제1,제2 디코더와; 상기 제1 디코더에서 디코딩된 신호에 의해 상기 셀어레이내 워드라인을 인에이블시키는 제1 워드라인 구동기와; 상기 제2 디코더에서 디코딩된 신호에 의해 상기 셀어레이내 워드라인을 인에이블시키는 제2 워드라인 구동기와; 상기 제1 디코더에서 디코딩된 신호에 의해 상기 셀어레이내 칼럼을 인에이블시키는 제1 칼럼 선택기와; 상기 제2 디코더에서 디코딩된 신호에 의해 상기 셀어레이내 칼럼을 인에이블시키는 제2 칼럼 선택기와; 제1 쓰기 제어 신호에 의해 각기 상기 제1 워드라인 구동기 및 칼럼 선택기를 통해 선택된 셀의 데이터를 센싱하여 출력하거나 상기 셀에 데이터를 저장하는 제1 센스앰프와; 제2 쓰기 제어 신호에 의해 각기 상기 제2 워드라인 구동기 및 칼럼 선택기를 통해 선택된 셀의 데이터를 센싱하여 출력하거나 상기 셀에 데이터를 저장하는 제2 센스앰프와; 출력 인에이블 신호에 의해 입력데이터를 버퍼링하여 각기 제1,제2 센스앰프로 출력하거나 상기 제1,제2 센스앰프에서 센싱된 데이터를 버퍼링하여 외부 출력신호로 출력하는 제1,제2 출력버퍼와; 상기 제1,제2 출력버퍼에서 버퍼링한 입력 데이터를 비교한 입력 데이터 비교 신호를 출력하는 입력 데이터 비교기와; 상기 어드레스 비교기 및 입력데이터 비교기의 출력신호를 입력받아 에러를 검출하여 상기 제1,제2 디코더의 동작을 제어하고, 상기 검출된 에러 신호와 제1,제2 쓰기 인에이블바 신호에 의해 제1,제2 센스 앰프의 동작을 제어하는 칼럼 제어기로 구성하여 된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여상세히 설명하면 다음과 같다.
도 2는 본 발명 이중 포트 램의 구성을 보인 블록도로서, 이에 도시한 바와 같이 데이터를 저장하는 복수의 셀로 구성된 셀 어레이(100)와; 각각 칩선택바 신호(CSB1)(CSB2)에 의해 인에이블되어 각기 입력되는 복수 비트로 된 어드레스(ADD1)(ADD2)를 버퍼링하여 출력하는 어드레스 버퍼(110)(111)와; 상기 어드레스 버퍼(110)(111)에서 버퍼링된 복수 비트로 된 어드레스(ADD1)(ADD2)가 서로 동일한지 비교한 어드레스 비교 신호(ACS)를 출력하는 어드레스 비교기(170)와; 러 신호(ERR)의 제어를 받아 각기 상기 어드레스 버퍼(110)(111)의 출력 어드레스를 디코딩하여 출력하는 디코더(120)(121)와; 상기 디코더(120)에서 디코딩된 신호에 의해 상기 셀어레이(100)내 워드라인 및 칼럼을 인에이블시키는 워드라인 구동기(130) 및 칼럼 선택기(140)와; 상기 디코더(121)에서 디코딩된 신호에 의해 상기 셀어레이(100)내 워드라인 및 칼럼을 인에이블시키는 워드라인 구동기(131) 및 칼럼 선택기(141)와; 쓰기 제어 신호(WTD1)에 의해 각기 상기 워드라인 구동기(130) 및 칼럼 선택기(140)를 통해 선택된 셀의 데이터를 센싱하거나 상기 셀에 데이터를 저장하는 센스앰프(150)와; 쓰기 제어 신호(WTD2)에 의해 각기 상기 워드라인 구동기(131) 및 칼럼 선택기(141)를 통해 선택된 셀의 데이터를 센싱하거나 상기 셀에 데이터를 저장하는 센스앰프(151)와; 출력 인에이블 신호(OE1)(OE2)에 의해 복수 비트로 된 입력데이터(DIN1)(DIN2)를 버퍼링하여 각기 센스앰프(150)(151)로 출력하거나 상기 센스앰프(150)(151)의 출력 데이터를 버퍼링하여 외부 출력신호(DOUT1)(DOUT2)로 출력하는 출력버퍼(160)(161)와; 상기출력버퍼(160)(161)에서 버퍼링한 복수 비트의 입력 데이터(DIN1)(DIN2)가 서로 동일한지 비교한 입력 데이터 비교 신호(DCS)를 출력하는 입력 데이터 비교기(180)와; 상기 어드레스 및 입력 데이터 비교 신호(ACS)(DCS)를 입력받아 에러를 검출하여 상기 디코더(120)(121)의 동작을 제어하고, 상기 검출된 에러 신호(ERR)와 쓰기 인에이블바 신호(WEB1)(WEB2)에 의해 상기 센스 앰프(150)(151)의 동작을 제어하는 칼럼 제어기(190)로 구성한다.
그리고, 상기 칼럼 제어기(190)는 도 3에 도시한 바와 같이 상기 어드레스 비교 신호(ACS)와 입력 데이터 비교 신호(DCS)를 입력받아 부정곱 연산하여 출력하는 부정곱 게이트(NAND1)와; 상기 부정곱 게이트(NAND1)의 출력신호를 반전하여 에러 신호(ERR)로 출력하는 인버터(I1)와; 상기 쓰기 인에이블바 신호(WEB1)와 인버터(I1)의 출력신호를 부정합 연산하여 출력 제어 신호(WTD1)로 출력하는 부정합 게이트(NOR1)와; 상기 쓰기 인에이블바 신호(WEB2)와 인버터(I1)의 출력신호를 부정합 연산하여 출력 제어 신호(WTD2)로 출력하는 부정합 게이트(NOR2)로 구성한다.
그리고, 상기 어드레스 비교기(170)는 도 4에 도시한 바와 같이 복수 비트로 된 어드레스(ADD1[0]∼ADD1[n])(ADD2[0]∼ADD2[n])의 각 비트값을 서로 배타적 논리합 연산하여 출력하는 복수의 배타적 논리합 게이트(XOR10∼XOR1n)와; 상기 배타적 논리합 게이트(XOR10∼XOR1n)의 출력신호에 의해 도통제어되어 접지전압(GND)을 노드(N1)로 출력하는 복수의 엔모스 트랜지스터(NM10∼NM1n)와; 게이트로 접지전압(GND)을 인가받아 도통되어 전원전압(VDD)을 상기 노드(N1)로 출력하는 피모스 트랜지스터(PM1)와; 상기 노드(N1)의 전압을 순차적으로 반전하여 어드레스 비교 신호(ACS)로 출력하는 인버터(I2)(I3)로 구성한다.
그리고, 상기 입력 데이터 비교기(180)는 도 5에 도시한 바와 같이 복수 비트로 된 입력 데이터(DIN1[0]∼DIN1[m])(DIN2[0]∼DIN2[m])의 각 비트를 서로 배타적 논리합 연산하여 출력하는 복수의 배타적 논리합 게이트(XOR20∼XOR2m)와; 상기 배타적 논리합 게이트(XOR20∼XOR2m)의 출력신호에 의해 도통제어되어 접지전압(GND)을 노드(N2)로 출력하는 복수의 엔모스 트랜지스터(NM20∼NM2m)와; 게이트로 접지전압(GND)을 인가받아 도통되어 전원전압(VDD)을 상기 노드(N2)로 출력하는 피모스 트랜지스터(PM2)와; 상기 노드(N2)의 전압을 순차적으로 반전하여 입력 데이터 비교 신호(DCS)로 출력하는 인버터(I1)(I2)(I3)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 6을 참조하여 상세히 설명한다.
우선, 쓰기 동작의 경우, 칩 선택바 신호(CSB1)(CSB2)에 의해 활성화된 어드레스 버퍼(110)(111)는 인가되는 각각의 어드레스(ADD1)(ADD2)를 버퍼링하여 각각의 디코더(120)(121)로 출력함과 아울러 어드레스 비교기(170)로 출력한다.
여기서, 도 6의 구간 (가)와 같이 입력되는 복수 비트의 어드레스(ADD1)(ADD2) 및 입력 데이터(DIN1)(DIN2)가 각기 서로 다른 경우, 상기 버퍼링된 복수 비트의 어드레스(ADD1)(ADD2)의 각 비트값을 입력받은 어드레스 비교기(170)내 복수의 배타적 논리합 게이트(XOR10∼XOR1n)는 각기 이를 배타적 논리합 연산하여 출력한다.
여기서, 상기 어드레스(ADD1)(ADD2)의 복수 비트중 하나이상의 비트가 서로 다르므로, 상기 어드레스(ADD1[0]∼ADD1[m])(ADD2[0]∼ADD2[m])의 각 비트값을 입력받은 상기 복수의 배타적 논리합 게이트(XOR10∼XOR1n)중 하나 이상의 배타적 논리합 게이트에서 고전위가 출력되고, 이에 복수의 엔모스 트랜지스터(NM10∼NM1n)중 상기 고전위가 출력되는 배타적 논리합 게이트에 의해 턴온되어 노드(N1)를 접지시키고, 이에 상기 어드레스 비교기(170)는 상기 노드(N1)의 전압을 순차반전하는 인버터(I2)(I3)를 통해 칼럼 제어기(190)로 저전위를 출력한다.
그리고, 출력 인에이블 신호(OE1)(OE2)에 의해 각기 입력 데이터(DIN1)(DIN2)를 입력받은 버퍼(160)(161)를 이를 버퍼링하여 센스 앰프(150)(151)로 출력함과 아울러 입력 데이터 비교기(180)로 출력한다.
이때, 상기 버퍼링된 입력 데이터(DIN1)(DIN2)의 복수 비트중 하나이상의 비트가 서로 다르므로, 상기 입력 데이터(DIN1)(DIN2)의 각 비트값을 입력받은 입력 데이터 비교기(180)내 복수의 배타적 논리합 게이트(XOR20∼XOR2m)는 각기 이를 배타적 논리합 연산하여 출력함에 있어 하나 이상의 배타적 논리합 게이트에서 고전위가 출력되어 노드(N2)를 접지시키고, 이에 상기 입력 데이터 비교기(180)는 상기 노드(N2)의 전압을 순차반전하는 인버터(I4)(I5)(I6)를 통해 고전위를 상기 칼럼 제어기(190)로 출력한다.
그리고, 상기 저전위의 어드레스 비교 신호(ACS)와 고전위의 입력 데이터 비교 신호(DCS)를 입력받은 상기 칼럼 제어기(190)내 부정곱 게이트(NAND1)는 이를 부정곱 연산하여 고전위를 출력하고, 상기 부정곱 게이트(NAND1)의 출력신호를 입력받은 인버터(I1)는 이를 반전하여 에러 신호(ERR)를 저전위로 외부로 출력함과 아울러 상기 디코더(120)(121)로 출력하고, 이에 상기 디코더(120)(121)는 각기 상기 어드레스 버퍼(110)(111)를 통해 입력되는 어드레스(ADD1)(ADD2)를 디코딩한다.
그리고, 상기 저전위 에러신호(ERR)를 일측으로 입력받고 각기 타측으로 저전위로 활성화된 쓰기 인에이블바 신호(WEB1)(WEB2)를 입력받은 부정합 게이트(NOR1)(NOR2)는 이를 부정합 연산한 고전위의 쓰기 제어 신호(WTD1)(WTD2)를 각기 센스 앰프(150)(151)로 출력하여 상기 센스 앰프(150)(151)에서 쓰기 동작을 수행하도록 한다.
그리고, 상기 디코더(120)(121)에서 디코딩된 신호를 각기 버스를 통해 입력받은 워드라인 구동기(130)(131)와 칼럼 선택기(140)(141)는 셀 어레이(100)내 특정 셀을 선택하면, 상기 출력 인에이블 신호(OE1)(OE2)에 의해 출력버퍼(160)(161)에서 버퍼링된 입력 데이터(DIN1)(DIN2)를 각기 입력받은 상기 센스 앰프(150)(151)는 상기 셀어레이(100)내 선택된 셀에 칼럼 선택기(140)(141)를 통해 상기 입력 데이터(DIN1)(DIN2)를 저장한다.
그리고, 도 6의 구간 (나)와 같이 입력되는 복수 비트의 어드레스(ADD1)(ADD2)는 서로 다르나 입력 데이터(DIN1)(DIN2)가 같은 경우, 상기 버퍼링된 복수 비트의 어드레스(ADD1)(ADD2)의 각 비트값을 입력받은 어드레스 비교기(170)는 복수의 배타적 논리합 게이트(XOR10∼XOR1n)중 하나이상의 배타적 논리합 게이트에서 고전위가 출력되므로 상기 칼럼 제어기(190)로 저전위를 출력한다.
그리고, 출력 인에이블 신호(OE1)(OE2)에 의해 입력 데이터(DIN1)(DIN2)를 입력받은 버퍼(160)(161)를 이를 버퍼링하여 각기 센스 앰프(150)(151)로 출력함과 아울러 입력 데이터 비교기(180)로 출력한다.
이때, 상기 버퍼링된 입력 데이터(DIN1)(DIN2)가 서로 동일하므로, 이를 입력받은입력 데이터 비교기(180)는 복수의 배타적 논리합 게이트(XOR20∼XOR2m)에서 저전위가 출력되므로 접지전압을 게이트에 인가받아 도통된 피모스 트랜지스터(PM2)를 통해 인가되는 전원전압(VDD)을 복수의 인버터(I4)(I5)(I6)를 통해 순차반전하여 상기 칼럼 제어기(190)로 저전위를 출력한다.
그리고, 상기 저전위의 어드레스 비교 신호(ACS)와 입력 데이터 비교 신호(DCS)를 입력받은 상기 칼럼 제어기(190)내 부정곱 게이트(NAND1)는 이를 부정곱 연산하여 고전위를 출력하고, 상기 부정곱 게이트(NAND1)의 출력신호를 입력받은 인버터(I1)는 이를 반전하여 에러 신호(ERR)를 저전위로 외부로 출력함과 아울러 디코더(120)(121)로 출력하여 각기 상기 어드레스 버퍼(110)(111)를 통해 입력되는 어드레스(ADD1)(ADD2)를 디코딩한다.
그리고, 상기 디코더(120)(121)에서 디코딩된 신호를 버스를 통해 각기 인가받은 워드라인 구동기(130)(131)와 칼럼 선택기(140)(141)는 셀 어레이(100)내 특정 셀을 선택하고, 상기 출력 인에이블 신호(OE1)(OE2)에 의해 출력버퍼(160)(161)에서 버퍼링된 입력 데이터(DIN1)(DIN2)를 입력받은 상기 센스 앰프(150)(151)는 상기 저전위 에러신호(ERR) 및 쓰기 인에이블바 신호(WEB1)(WEB2)를 입력받은 칼럼 제어기(190)내 부정합 게이트(NOR1)(NOR2)의 출력신호에 의해 인에이블되어 각기 칼럼 선택기(140)(141)를 통해 각기 상기 셀어레이(100)내 해당 셀에 상기 입력 데이터(DIN1)(DIN2)를 저장한다.
그리고, 도 6의 구간 (다)와 같이 입력되는 복수 비트의 어드레스(ADD1)(ADD2)는 서로 동일하나 입력 데이터(DIN1)(DIN2)가 다른 경우, 상기 버퍼링된어드레스(ADD1)(ADD2)가 서로 동일하므로, 이를 입력받은 어드레스 비교기(170)는 복수의 배타적 논리합 게이트(XOR10∼XOR1n)에서 저전위를 출력하므로 상기 칼럼 제어기(190)로 피모스 트랜지스터(PM1)를 통해 인가되는 전원전압(VDD)을 인버터(I2)(I3)를 통해 순차반전하여 고전위를 출력한다.
그리고, 출력 인에이블 신호(OE1)(OE2)에 의해 입력 데이터(DIN1)(DIN2)를 입력받은 출력버퍼(160)(161)를 각기 이를 버퍼링하여 센스 앰프(150)(151)로 출력함과 아울러 입력 데이터 비교기(190)로 출력한다.
이때, 상기 버퍼링된 복수 비트의 입력 데이터(DIN1)(DIN2)의 각 비트값을 입력받은 입력 데이터 비교기(180)내 복수의 배타적 논리합 게이트(XOR20∼XOR2m)중 하나이상의 배타적 논리합 게이트에서 고전위가 출력되어 노드(N2)를 접지시킴에 따라 상기 입력 데이터 비교기(180)는 상기 노드(N2)의 전압을 순차반전하는 인버터(I4)(I5)(I6)를 통해 상기 칼럼 제어기(190)로 고전위를 출력한다.
그리고, 상기 고전위의 어드레스 비교 신호(ACS)와 입력 데이터 비교 신호(DCS)를 입력받은 상기 칼럼 제어기(190)내 부정곱 게이트(NAND1)는 이를 부정곱 연산하여 저전위를 출력하고, 상기 부정곱 게이트(NAND1)의 출력신호를 입력받은 인버터(I1)는 이를 반전하여 에러 신호(ERR)를 고전위로 외부로 출력함과 아울러 디코더(120)(121)로 출력하여 상기 디코더(120)(121)의 동작을 중단시킴과 아울러 쓰기 제어 신호(WTD1)(WTD2)를 고전위로 비활성화시켜 상기 센스 앰프(150)(151)를 동작시키지 않는다.
그리고, 도 6의 구간 (라)와 같이 입력되는 복수 비트의 어드레스(ADD)(1DD2) 및 입력 데이터(DIN1)(DIN2)가 동일한 경우, 상기 버퍼링된 복수 비트의 어드레스(ADD)(1DD2)가 서로 동일하므로, 이를 입력받은 어드레스 비교기(170)는 칼럼 제어기(190)로 고전위를 출력한다.
그리고, 출력 인에이블 신호(OE1)(OE2)에 의해 입력 데이터(DIN1)(DIN2)를 입력받은 출력버퍼(160)(161)는 이를 버퍼링하여 각기 센스 앰프(150)(151)로 출력함과 아울러 입력 데이터 비교기(190)로 출력하며, 이때, 상기 버퍼링된 입력 데이터(DIN1)(DIN2)가 서로 동일하므로, 이를 입력받은 입력 데이터 비교기(180)는 칼럼 제어기(190)로 저전위를 출력한다.
그리고, 상기 고전위의 어드레스 비교 신호(ACS)와 저전위의 입력 데이터 비교 신호(DCS)를 입력받은 상기 칼럼 제어기(190)내 부정곱 게이트(NAND1)는 이를 부정곱 연산하여 고전위를 출력하고, 상기 부정곱 게이트(NAND1)의 출력신호를 입력받은 인버터(I1)는 이를 반전하여 에러 신호(ERR)를 저전위로 외부로 출력함과 아울러 디코더(120)(121)로 출력하여 각기 상기 어드레스 버퍼(110)(111)를 통해 입력되는 어드레스(ADD1)(ADD2)를 디코딩한다.
그리고, 상기 디코더(ADD1)(ADD2)에서 디코딩된 신호를 입력받은 워드라인 구동기(130)(131)와 칼럼 선택기(140)(141)는 셀 어레이(100)내 특정 셀을 선택하고, 이에 상기 출력 인에이블 신호(OE1)(OE2)에 의해 출력버퍼(160)(161)에서 버퍼링된 입력 데이터를 입력받은 상기 센스 앰프(150)(151)는 상기 저전위 에러신호(ERR) 및 쓰기 인에이블바 신호(DIN1)(DIN2)를 입력받은 칼럼 제어기의 고전위 쓰기 제어 신호(WTD1)(WTD2)를 인가받아 상기 셀어레이(100)내 선택된 셀로 각기 칼럼 선택기(140)(141)를 통해 각기 상기 입력 데이터(DIN1)(DIN2)를 저장한다.
그리고, 읽기 동작의 경우, 상기 칩 선택바 신호(CSB1)(CSB2)에 의해 활성화된 어드레스 버퍼(110)(111)에서 각각 입력되는 어드레스(ADD1)(ADD2)를 버퍼링하여 디코더(120)(121)로 출력함과 아울러 어드레스 비교기(170)로 출력한다.
그리고, 상기 어드레스 비교기(170)는 입력되는 두 어드레스(ADD1)(ADD2)가 동일하면 고전위의 어드레스 비교 신호(ACS)를 출력하나 서로 다르면 저전위로 출력한다.
이때, 출력버퍼(160)(161)가 출력 인에이블 신호(OE1)(OE2)에 의해 비활성화됨에 따라 입력 데이터(DIN1)(DIN2)가 입력되지 않으므로, 입력 데이터 비교기(180)는 입력 데이터 비교 신호(DCS)를 저전위로 출력한다.
따라서, 상기 입력 데이터 비교 신호(DCS)가 저전위 출력을 유지함에 따라 부정곱 게이트(NAND1)에서 상기 어드레스 비교 신호(ACS)에 상관없이 고전위를 출력하므로, 상기 칼럼 제어기(90)는 에러신호(ERR)를 저전위로 출력하여 상기 디코더(120)(121)를 활성화시킨다.
이때, 상기 저전위 에러신호(ERR)와 고전위로 비활성화된 쓰기 인에이블바 신호(WEB1)(WEB2)를 입력받은 칼럼 비교기190)내 부정합 게이트(NOR1)(NRO2)는 각기 저전위의 쓰기 제어 신호(WTD1)(WTD2)를 센스 앰프(150)(151)로 출력한다.
그리고, 상기 디코더(120)(121)에서 디코딩된 신호를 인가받은 워드라인 구동기(130)(131)와 칼럼 선택기(140)(141)는 셀 어레이(100)내 특정 셀을 선택하고, 이에 각각 상기 칼럼 선택기(190)를 통해 선택된 셀의 데이터를 입력받은 센스앰프(150)(151)는 이를 증폭하여 출력버퍼(160)(161)로 출력하고, 상기 셀 데이터를입력받은 출력버퍼(160)(161)는 출력 인에이블 신호에 의해 이를 외부 출력신호(DOUT1)(DOUT2)로 출력한다.
상기에서 상세히 설명한 바와 같이, 본 발명은 입력되는 각각의 어드레스는 동일하나 입력 데이터가 다른경우 발생되는 어드레스 경쟁 상황을 감지하여 에러신호를 외부로 출력함으로써, 메모리의 오동작을 방지함과 아울러 상위 레벨의 디버깅이 용이한 효과가 있다.

Claims (4)

  1. 데이터를 저장하는 복수의 셀로 구성된 셀 어레이와; 각각 제1,제2 칩선택바 신호에 의해 인에이블되어 각기 입력되는 어드레스를 버퍼링하여 출력하는 제1,제2 어드레스 버퍼와; 상기 제1,제2 어드레스 버퍼에서 버퍼링된 제1,제2 어드레스를 비교한 어드레스 비교 신호를 출력하는 어드레스 비교기와; 에러 신호의 제어를 받아 각기 상기 제1,제2 어드레스 버퍼의 출력 어드레스를 디코딩하여 출력하는 제1,제2 디코더와; 상기 제1 디코더에서 디코딩된 신호에 의해 상기 셀어레이내 워드라인을 인에이블시키는 제1 워드라인 구동기와; 상기 제2 디코더에서 디코딩된 신호에 의해 상기 셀어레이내 워드라인을 인에이블시키는 제2 워드라인 구동기와; 상기 제1 디코더에서 디코딩된 신호에 의해 상기 셀어레이내 칼럼을 인에이블시키는 제1 칼럼 선택기와; 상기 제2 디코더에서 디코딩된 신호에 의해 상기 셀어레이내 칼럼을 인에이블시키는 제2 칼럼 선택기와; 제1 쓰기 제어 신호에 의해 각기 상기 제1 워드라인 구동기 및 칼럼 선택기를 통해 선택된 셀의 데이터를 센싱하여 출력하거나 상기 셀에 데이터를 저장하는 제1 센스앰프와; 제2 쓰기 제어 신호에 의해 각기 상기 제2 워드라인 구동기 및 칼럼 선택기를 통해 선택된 셀의 데이터를 센싱하여 출력하거나 상기 셀에 데이터를 저장하는 제2 센스앰프와; 출력 인에이블 신호에 의해 입력데이터를 버퍼링하여 각기 제1,제2 센스앰프로 출력하거나 상기 제1,제2 센스앰프에서 센싱된 데이터를 버퍼링하여 외부 출력신호로 출력하는 제1,제2 출력버퍼와; 상기 제1,제2 출력버퍼에서 버퍼링한 입력 데이터를 비교한 입력 데이터 비교 신호를 출력하는 입력 데이터 비교기와; 상기 어드레스 비교기 및 입력데이터 비교기의 출력신호를 입력받아 에러를 검출하여 상기 제1,제2 디코더의 동작을 제어하고, 상기 검출된 에러 신호와 제1,제2 쓰기 인에이블바 신호에 의해 제1,제2 센스 앰프의 동작을 제어하는 칼럼 제어기로 구성하여 된 것을 특징으로 하는 이중 포트 램.
  2. 제1항에 있어서, 상기 칼럼 제어기는 어드레스 비교기의 출력신호와 입력데이터 비교기의 출력신호를 부정곱 연산하여 출력하는 부정곱 게이트와; 상기 부정곱 게이트의 출력신호를 반전하여 에러 신호로 출력하는 인버터와; 제1 쓰기 인에이블바 신호와 상기 인버터의 출력신호를 부정합 연산하여 제1 출력 제어 신호로 출력하는 제1 부정합 게이트와; 제2 쓰기 인에이블바 신호와 상기 인버터의 출력신호를 부정합 연산하여 제2 출력 제어 신호로 출력하는 제2 부정합 게이트로 구성하여 된 것을 특징으로 하는 이중 포트 램.
  3. 제1항에 있어서, 상기 어드레스 비교기는 복수 비트로 된 제1,제2 어드레스의 각 비트값을 서로 배타적 논리합 연산하여 출력하는 복수의 배타적 논리합 게이트와; 상기 배타적 논리합 게이트의 출력신호에 의해 도통제어되어 접지전압을 노드로 출력하는 복수의 엔모스 트랜지스터와; 게이트로 접지전압을 인가받아 도통되어 전원전압을 상기 노드로 출력하는 피모스 트랜지스터와; 상기 노드의 전압을 순차적으로 반전하여 어드레스 비교 신호로 출력하는 제1,제2 인버터로 구성하여 된 것을 특징으로 하는 이중 포트 램.
  4. 제1항에 있어서, 상기 입력 데이터 비교기는 복수 비트로 된 입력 데이터의 각 비트를 서로 배타적 논리합 연산하여 출력하는 복수의 배타적 논리합 게이트와; 상기 배타적 논리합 게이트의 출력신호에 의해 도통제어되어 접지전압을 노드로 출력하는 복수의 엔모스 트랜지스터와; 게이트로 접지전압을 인가받아 도통되어 전원전압을 상기 노드로 출력하는 피모스 트랜지스터와; 상기 노드의 전압을 순차적으로 반전하여 입력 데이터 비교신호로 출력하는 제1,제2,제3 인버터로 구성하여 된 것을 특징으로 하는 이중 포트 램.
KR1019990045764A 1999-10-21 1999-10-21 이중 포트 램 KR100309473B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990045764A KR100309473B1 (ko) 1999-10-21 1999-10-21 이중 포트 램

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990045764A KR100309473B1 (ko) 1999-10-21 1999-10-21 이중 포트 램

Publications (2)

Publication Number Publication Date
KR20010037977A KR20010037977A (ko) 2001-05-15
KR100309473B1 true KR100309473B1 (ko) 2001-11-02

Family

ID=19616282

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990045764A KR100309473B1 (ko) 1999-10-21 1999-10-21 이중 포트 램

Country Status (1)

Country Link
KR (1) KR100309473B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100475093B1 (ko) * 2002-09-13 2005-03-10 삼성전자주식회사 둘 이상의 입력포트를 구비하는 집적 회로 장치 및 시스템

Also Published As

Publication number Publication date
KR20010037977A (ko) 2001-05-15

Similar Documents

Publication Publication Date Title
US5491703A (en) Cam with additional row cells connected to match line
US5155705A (en) Semiconductor memory device having flash write function
US6359813B1 (en) Semiconductor memory device having improved data transfer rate without providing a register for holding write data
US6621753B2 (en) Semiconductor device
US5566128A (en) Semiconductor memory device
US5455795A (en) Semiconductor memory device
US7277322B2 (en) Semiconductor memory device having ECC circuit
KR100582357B1 (ko) 로우디코딩을 효율적으로 할 수 있는 태그블럭을 구비하는반도체 메모리 장치
US7233542B2 (en) Method and apparatus for address generation
US10971212B2 (en) Memory chip and control method thereof
US6704238B2 (en) Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading
JPH05250872A (ja) ランダム・アクセス・メモリ
KR100309473B1 (ko) 이중 포트 램
US5444661A (en) Semiconductor memory device having test circuit
US6212096B1 (en) Data reading path management architecture for a memory device, particularly for non-volatile memories
US6483770B2 (en) Synchronous semiconductor memory device and method for operating same
JP2000030451A (ja) 半導体メモリ装置及びそのカラムデコ―ダ
US6256238B1 (en) Semiconductor memory device
US5781484A (en) Semiconductor memory device
KR100650710B1 (ko) 메모리의 구제 회로 및 방법
KR100642629B1 (ko) 반도체 메모리 장치
US7031200B2 (en) Data output apparatus for memory device
US20140247679A1 (en) Semiconductor storage device and testing method
KR0161734B1 (ko) 반도체 기억장치의 컬럼 리던던시 회로
KR100356802B1 (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee