KR100308068B1 - Pulse generator - Google Patents
Pulse generator Download PDFInfo
- Publication number
- KR100308068B1 KR100308068B1 KR1019980025973A KR19980025973A KR100308068B1 KR 100308068 B1 KR100308068 B1 KR 100308068B1 KR 1019980025973 A KR1019980025973 A KR 1019980025973A KR 19980025973 A KR19980025973 A KR 19980025973A KR 100308068 B1 KR100308068 B1 KR 100308068B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- pulse
- frequency change
- output
- circuit
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
Abstract
본 발명은 싱크로너스 디램에서 사용되는 펄스 발생장치에 관한 것으로, 특히 외부 입력신호를 내부회로에 적합한 형태로 버퍼링하여 출력하는 입력 버퍼회로와, 상기 입력버퍼 회로로부터 출력되는 신호의 주파수변화를 감지하여 서로 다른 펄스폭을 갖는 제어신호를 발생하는 주파수 변화 감지회로와, 상기 입력 버퍼회로의 출력신호를 상기 주파수 변화 감지회로의 출력신호로 제어하여 주파수에 따라 각기 다른 펄스폭으로 출력시키는 펄스 발생회로를 구비하므로써, 고속동작시에도 안정된 제어 펄스신호의 발생을 가능케 한 펄스 발생장치에 관한 것이다.The present invention relates to a pulse generator used in a synchronous DRAM, and more particularly, an input buffer circuit for buffering and outputting an external input signal in a form suitable for an internal circuit, and detecting a frequency change of a signal output from the input buffer circuit. And a frequency change detection circuit for generating a control signal having a different pulse width, and a pulse generation circuit for controlling the output signal of the input buffer circuit as an output signal of the frequency change detection circuit and outputting the pulse widths according to frequencies. Therefore, the present invention relates to a pulse generator that enables the generation of a stable control pulse signal even during high speed operation.
Description
본 발명은 싱크로너스 디램에서 사용되는 펄스 발생장치에 관한 것으로, 보다 상세하게는 소자 내부에서 자동으로 주파수 변화의 감지가 가능한 주파수 변화 감지수단을 구비하므로써 상기 주파수에 따라 펄스 발생용 제어신호의 펄스폭을 조정하여 고속동작시에도 안정된 제어 펄스신호의 발생을 가능하게 한 펄스 발생장치에 관한 것이다.The present invention relates to a pulse generator used in a synchronous DRAM, and more particularly, by including a frequency change detection means capable of automatically detecting a frequency change in the device, the pulse width of the control signal for pulse generation according to the frequency. The present invention relates to a pulse generating device that is capable of generating stable control pulse signals even during high speed operation.
종래의 펄스 발생장치는 일정주기를 유지하며 입력되는 신호에 대해 항상 안정된 동작을 할 수 있도록 충분한 펄스폭을 갖는 펄스신호를 생성한다. 상기 펄스신호는 컬럼 선택신호 발생부 및 로컬 데이타 버스라인 등화회로부의 동작을 제어하는 제어 펄스신호들이며, 1주기내에서 안정된 동작을 보장하는 펄스신호를 발생시킨다.Conventional pulse generators generate a pulse signal having a sufficient pulse width so as to maintain a constant period and always perform stable operation on an input signal. The pulse signals are control pulse signals for controlling the operation of the column select signal generator and the local data bus line equalization circuit, and generate pulse signals that guarantee stable operation within one period.
그런데, 종래에는 반도체 메모리소자의 고속동작을 위하여 고주파수를 가하게 되면 상기 일정주기가 짧아지게 되므로, 짧아진 주기와 생성된 펄스신호의 펄스폭을 비교해 보면 로컬 데이타 버스라인 등화및 프라치지 회로부의 동작을 제어하는 제어 펄스신호의 펄스폭도 상기 짧아진 주기만큼 감소된다.However, in the related art, when the high frequency is applied for the high speed operation of the semiconductor memory device, the predetermined period is shortened. Therefore, comparing the shortened period and the pulse width of the generated pulse signal, the operation of the local data bus line equalization and the gate circuit part is performed. The pulse width of the control pulse signal to be controlled is also reduced by the shortened period.
그리고, 고속동작을 위해 보다 더 고주파수로 클럭신호가 가해지면 상기 제어 펄스신호의 펄스폭은 아주 좁은 간격을 유지하거나 또는 펄스자체를 생성하지 못하게 되어, 상기 펄스신호의 제어를 받아 동작하는 컬럼 선택신호 발생기나 데이타 버스라인 등화회로부 및 프라치지 회로부에 에러가 발생하여 메모리소자의 정상동작에 영향을 미치는 문제점이 발생한다.When a clock signal is applied at a higher frequency than that for high speed operation, the pulse width of the control pulse signal may not maintain a very narrow interval or generate a pulse itself, and thus the column selection signal may be operated under the control of the pulse signal. An error occurs in the generator, the data bus line equalization circuit portion, and the gate circuit portion, which affects the normal operation of the memory device.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 주파수 변화를 내부적으로 자동 감지하여 주파수에 따라 제어 펄스신호의 펄스폭을 다르게 조정하므로써, 소자의 고속동작을 안정적으로 제어하는 펄스 발생기를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to stably control the high-speed operation of the device by automatically detecting the change in frequency and adjusting the pulse width of the control pulse signal differently according to the frequency. To provide a pulse generator.
도 1 은 본 발명에 따른 펄스 발생장치의 블럭 구성도1 is a block diagram of a pulse generator according to the present invention
도 2 는 도 1 에 도시된 입력 버퍼회로의 일실시예를 나타낸 도면FIG. 2 illustrates an embodiment of the input buffer circuit shown in FIG. 1.
도 3 은 도 1 에 도시된 주파수 변화 감지회로의 일실시예를 나타낸 도면3 is a view illustrating an embodiment of the frequency change detection circuit shown in FIG.
도 4 은 도 1 에 도시된 펄스 발생회로의 일실시예를 나타낸 도면4 is a diagram illustrating an embodiment of the pulse generation circuit shown in FIG. 1;
도 5 와 도 6 은 도 2 내지 도 4 에 도시된 각부 신호의 시뮬레이션 결과도5 and 6 are simulation results of the signal of each part shown in FIGS. 2 to 4.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100: 입력버퍼 회로 200: 주파수 변화 감지회로100: input buffer circuit 200: frequency change detection circuit
300: 펄스 발생회로300: pulse generating circuit
상기 목적을 달성하기 위하여, 본 발명에 의한 펄스 발생장치는 외부 입력신호를 내부회로에 적합한 형태로 버퍼링하여 출력하는 입력 버퍼회로와,In order to achieve the above object, the pulse generator according to the present invention comprises an input buffer circuit for buffering and outputting an external input signal in a form suitable for the internal circuit,
상기 입력버퍼 회로로부터 출력되는 신호의 주파수변화를 감지하여 서로 다른 펄스폭을 갖는 제어신호를 발생하는 주파수 변화 감지회로와,A frequency change detection circuit for detecting a frequency change of a signal output from the input buffer circuit and generating a control signal having a different pulse width;
상기 입력 버퍼회로의 출력신호를 상기 주파수 변화 감지회로의 출력신호로 제어하여 주파수에 따라 각기 다른 펄스폭으로 출력시키는 펄스 발생회로를 구비하는 것을 특징으로 한다.And a pulse generating circuit for controlling the output signal of the input buffer circuit to the output signal of the frequency change detecting circuit and outputting the pulse signal at different pulse widths according to the frequency.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
도 1 은 본 발명에 따른 펄스 발생장치의 블럭 구성도를 나타낸 것으로, 외부 입력신호를 내부회로에 적합한 형태로 버퍼링하여 출력하는 입력 버퍼회로(100)와, 상기 입력 버퍼회로(100)로부터 출력되는 신호의 주파수변화를 감지하여 서로다른 딜레이를 이용해 제어신호를 발생하는 주파수 변화 감지회로(200)와, 상기 입력버퍼(100)의 출력신호를 상기 주파수 변화 감지회로(200)로부터 출력되는 제어신호에 의해 주파수에 따라 각기 다른 펄스폭을 갖는 펄스신호를 발생하는 펄스 발생회로(300)로 구성된다.1 is a block diagram of a pulse generator according to an embodiment of the present invention. An input buffer circuit 100 for buffering and outputting an external input signal in a form suitable for an internal circuit, and is output from the input buffer circuit 100. A frequency change detection circuit 200 for generating a control signal using different delays by detecting a frequency change of a signal, and an output signal of the input buffer 100 to a control signal output from the frequency change detection circuit 200. Therefore, it is composed of a pulse generating circuit 300 for generating a pulse signal having a different pulse width according to the frequency.
상기 주파수 변화 감지회로(200)는 일단 상기 입력 버퍼회로(100)의 출력단으로부터 입력되는 신호의 주파수 변화를 감지하는 주파수 변화 감지수단(210)과, 상기 주파수 변화 감지수단(210)의 출력신호에 따라 서로 다른 딜레이를 거쳐 신호가 전달되도록 제어하는 제어수단(220)을 포함하여 구성된다.The frequency change detection circuit 200 includes a frequency change detection unit 210 for detecting a frequency change of a signal input from an output terminal of the input buffer circuit 100 and an output signal of the frequency change detection unit 210. Therefore, the control unit 220 controls the signal to be transmitted through different delays.
그리고, 도 2 내지 도 4 는 상기 도 1에 도시된 입력 버퍼회로(100)·주파수 변화 감지회로(200)· 펄스 발생회로(300) 각각의 일실시예를 나타낸 도면이며, 이들 각각에 도시된 각부 신호의 시뮬레이션 결과도를 도 5 와 도 6 에 도시한다.2 to 4 show an embodiment of each of the input buffer circuit 100, the frequency change detection circuit 200, and the pulse generation circuit 300 shown in FIG. 1, respectively. 5 and 6 show simulation results of the signal of each part.
이하, 도면을 참조하며 각 회로의 세부 구성도 및 동작을 살펴보기로 한다.Hereinafter, a detailed configuration diagram and an operation of each circuit will be described with reference to the drawings.
도 2 에 도시된 입력버퍼 회로(100)는, 전류미러 구조의 차동 증폭기로 구성되며, 1입력단을 통해 입력되는 클럭신호(clk) 형태의 입력신호(Vin)를 또 하나의 입력단을 통해 입력되는 기준전위(reference voltage:Vref)와 비교하여 노드(N1)로 그 비교 결과를 출력하도록 동작한다.The input buffer circuit 100 illustrated in FIG. 2 is configured as a differential amplifier having a current mirror structure, and inputs an input signal Vin in the form of a clock signal clk input through one input terminal through another input terminal. Compared to the reference voltage (Vref), and outputs the comparison result to the node (N1).
동 도면에 도시된 입력 버퍼회로(100)의 경우, 상기 기준전위(reference voltage:Vref)로 클럭신호(clk)의 ‘하이’레벨전위와 ‘로우’레벨전위의 중간전위를 사용하여, 상기 입력신호(Vin)의 전위가 상기 기준전위(Vref)보다 높은 고전압일 경우에는 출력노드(N1)로 ‘하이’의 신호가 출력되며, 그 반대의 경우에는 ‘로우’의 신호가 상기 출력노드(N1)로 출력된다(도 5(a)와 도 5(b)에 도시됨).In the case of the input buffer circuit 100 shown in the drawing, the input potential is obtained by using an intermediate potential between the 'high' level potential and the 'low' level potential of the clock signal clk as the reference voltage Vref. When the potential of the signal Vin is a high voltage higher than the reference potential Vref, a 'high' signal is output to the output node N1, and in the opposite case, a 'low' signal is output to the output node N1. ), As shown in FIGS. 5 (a) and 5 (b).
상기 노드(N1)의 전위는 도 3 에 도시된 주파수 변화 감지회로(200)의 입력신호로 전달된다.The potential of the node N1 is transferred to an input signal of the frequency change detection circuit 200 shown in FIG. 3.
도 3 을 참조하면, 주파수 변화 감지회로(200)는 상기 입력 버퍼회로(100)의 출력단(N1)으로부터 입력되는 신호의 주파수 변화를 감지하는 주파수 변화 감지수단(210)과, 상기 주파수 변화 감지수단(210)의 출력신호(N8)에 따라 서로 다른 딜레이값을 갖는 딜레이소자(4, 5)를 거친 후, 상기 서로 다른 딜레이값으로 구현되는 서로 다른 펄스폭을 갖는 펄스 제어신호를 선택적으로 출력단(N10)에 전달하는 제어수단(220)을 구비한다.Referring to FIG. 3, the frequency change detecting circuit 200 includes frequency change detecting means 210 for detecting a frequency change of a signal input from an output terminal N1 of the input buffer circuit 100, and the frequency change detecting means. After passing through the delay elements 4 and 5 having different delay values according to the output signal N8 of 210, selectively outputting pulse control signals having different pulse widths implemented with the different delay values. And control means 220 for transmitting to N10).
그리고, 본 발명에서는 주파수변화 감지를 위해 두신호의 타이밍차를 이용하는데, 이를 위해 상기 주파수 변화 감지수단(210)은 각기 다른 딜레이를 이용하여 서로 다른 주기를 갖는 제1 및 제2 펄스신호를 발생시키는 펄스 발생부(10)와, 상기 제1 및 제2 펄스신호를 입력받아 이를 비교하여 그 타이밍차에 따라 서로 다른값을 출력하는 비교부(20)와, 상기 비교부(20)의 출력값을 싱크로너스 디램(synchrous DRAM)의 주요 동작 제어신호(rms, reset)에 의해 래치시키는 래치부(30)로 구성된다.In addition, in the present invention, the timing difference between the two signals is used to detect the frequency change. To this end, the frequency change detecting unit 210 generates the first and second pulse signals having different periods using different delays. The pulse generator 10 to receive the first and the second pulse signal, and compares them and outputs different values according to the timing difference, and the output value of the comparison unit 20 The latch unit 30 is latched by a main operation control signal (rms, reset) of a synchronous DRAM.
상기 펄스 발생부(10)는 상기 노드(N1)의 신호와, 상기 노드(N1)의 신호가 지연소자(2)를 거쳐 전달된 노드(N3)의 신호를 각각 제1 입력으로 하며, 상기 각 노드(N1, N3)의 신호가 각각의 지연소자(1, 3)를 거쳐 전달된 노드(N2, N4)의 신호를 각각 제2 입력으로 하는 오아게이트(NOR1, I1)와 낸드게이트(NAND1)로 구성된다.The pulse generator 10 uses the signal of the node N1 and the signal of the node N3, the signal of the node N1 being transmitted through the delay element 2, as first inputs, respectively. OA gates NOR1 and I1 and NAND gates whose signals of nodes N1 and N3 are signals of nodes N2 and N4 transmitted through respective delay elements 1 and 3, respectively, as second inputs. It consists of.
그래서, 도 5 의 (b)∼(e)에 도시된 바와 같이, 상기 오아게이트(NOR1, I1)의 출력노드(N5)로는 상기 노드(N1) 신호의 폴링-에지(falling-edge)에서 네거티브(-) 펄스신호가 발생되고, 상기 낸드게이트(NAND1)의 출력노드(N6)로는 상기 노드(N3) 신호의 라이징-에지(rising-edge)에서 네거티브(-) 펄스신호가 발생되는데, 이때 저주파수 동작에서는 상기 노드(N5)의 펄스신호 타이밍이 상기 노드(N6)의 펄스신호 타이밍보다 느린 것을 특징으로 한다.Thus, as shown in FIGS. 5B to 5E, the output node N5 of the oragates NOR1 and I1 is negative at the falling-edge of the node N1 signal. A negative pulse signal is generated, and a negative (-) pulse signal is generated at the rising-edge of the node N3 signal to the output node N6 of the NAND gate NAND1, wherein a low frequency is generated. In operation, the pulse signal timing of the node N5 is slower than the pulse signal timing of the node N6.
상기 두 노드(N5, N6)에서 발생되는 네거티브(-) 펄스신호는 도 5(f)에 도시된 바와같이, 동작제어 클럭신호(clk)가 고주파수로 변화함에 따라 상대적으로 느린 타이밍을 나타내던 노드(N5)의 네거티브(-) 펄스신호가 점점 그 타이밍차를 줄이다가 결국 타이밍순서를 바꾸어 노드(N6)의 신호보다 빠르게 출력되게 된다(도 5(h)와 도 5(j)에 도시됨).As shown in FIG. 5 (f), a negative pulse signal generated at the two nodes N5 and N6 has a relatively slow timing as the operation control clock signal clk changes to a high frequency. The negative (-) pulse signal of (N5) gradually decreases the timing difference and eventually changes the timing order so that it is output faster than the signal of the node (N6) (shown in FIGS. 5 (h) and 5 (j)). .
도 6(a)∼(i)는 저주파수 동작시의 각부 신호파형을 나타내고, 도 6(j)∼(r)는 고주파수 동작시의 각부 신호파형을 나타내는데, 상기 도 6(k), (l)에 도시된 바와 같이 상기 펄스 발생부(10)의 두 노드(N5, N6)에서 발생되는 두 펄스신호의 타이밍이 바뀌면, 즉 고조파수 동작에 들어가 상기 노드(N5)의 신호 타이밍이 노드(N6)의 신호 타이밍보다 빨라지면 후단에 연결된 비교부(20)의 출력노드(N7)가 도 6(m)에 도시된 바와 같이 서로 다른 신호값을 출력하게 된다.6 (a) to (i) show signal waveforms of each part in the low frequency operation, and FIGS. 6 (j) to (r) show signal waveforms of the part in the high frequency operation. As shown in FIG. 2, when the timing of two pulse signals generated at the two nodes N5 and N6 of the pulse generator 10 is changed, that is, the harmonic operation is performed, the signal timing of the node N5 is changed to the node N6. If it is faster than the signal timing, the output node N7 of the comparator 20 connected to the rear end outputs different signal values as shown in FIG. 6 (m).
동 도면의 경우, 저주파수 동작시에는 상기 비교부(20)의 출력노드(N7)에는 ‘로우’의 신호가 유지되며, 반대로 고주파수 동작시에는 상기 노드(N7)에 ‘하이’의 신호가 유지된다.In the figure, a low signal is maintained at the output node N7 of the comparator 20 during low frequency operation, while a high signal is maintained at the node N7 during high frequency operation. .
상기한 바와같이, 본 발명은 두 펄스신호의 타이밍차에 의해 주파수 변화를 감지하게 되는데, 상기 타이밍차가 줄어들다가 결국 타이밍이 바뀌는 순간에 비교부(20)의 출력노드(N7)의 전위가 바뀌면서 고주파수 동작으로 간주하게 된다.As described above, the present invention detects the frequency change by the timing difference between the two pulse signals, the potential difference of the output node N7 of the comparator 20 is changed at the moment when the timing difference decreases and the timing changes. It is considered an operation.
그 후, 상기 비교부(20) 출력노드(N7)의 신호값은, 싱크로너스 디램(synchrous DRAM)의 주요 동작 제어신호인 mrs(mode register set)신호와 reset신호에 의해 동작이 제어되는 래치부(30)에 의해 래치되어 출력노드(N8)에 유지되는데, 상기 노드(N8)는 고주파수 동작이 시작되었음이 상기 비교부의 출력노드(N7) 신호에 의해 감지되면 도 6(n)에 도시된 바와같이 ‘하이’의 신호값을 유지하게 된다.Thereafter, the signal value of the output node N7 of the comparator 20 may include a latch unit for controlling operation by a mrs (mode register set) signal, which is a main operation control signal of a synchronous DRAM, and a reset signal ( 30 is latched by the output node N8, and the node N8 detects that the high frequency operation has been started by the output node N7 signal of the comparator, as shown in FIG. 6 (n). The signal value of 'high' is maintained.
그리고, 도 3 의 하단부에 도시된 제어수단(220)은, 상기 입력 버퍼회로(100)의 출력신호(N1)가 서로 다른 딜레이값을 갖는 제1 및 제2 딜레이소자(4, 5)에 의해 각각 딜레이된 신호와, 상기 주파수 변화 감지수단(210)의 출력신호(N8)를 입력받는 제1 및 제2 제어부(40, 50); 상기 제1 및 제2 제어부(40, 50)의 출력단에 연결되어, 상기 주파수 변화 감지수단(210)의 출력신호(N8)에 따라 선택적으로 동작하여 주파수 변화에 따라 서로 다른 펄스폭의 제어신호를 전달하는 제1 및 제2 스위칭부(60, 70)를 구비한다.And, the control means 220 shown in the lower portion of Figure 3, the output signal (N1) of the input buffer circuit 100 by the first and second delay elements (4, 5) having a different delay value First and second controllers 40 and 50 receiving delayed signals and output signals N8 of the frequency change detecting means 210, respectively; It is connected to the output terminal of the first and second control unit 40, 50, and selectively operates according to the output signal (N8) of the frequency change detection means 210 to control the control signal of the different pulse width in accordance with the frequency change And first and second switching units 60 and 70 for transmitting.
상기 제1 및 제2 제어부(40, 50)는 상기 노드(N8)의 신호 및 그 반전신호를 각각 제1 입력으로 하며, 상기 입력 버퍼회로(100)의 출력노드(N1)의 반전신호가 각각 서로 다른 딜레이값을 갖는 지연소자(4, 5)를 거쳐 전달된 신호를 제 2 입력으로 하는 각각의 낸드게이트(NAND4, NAND5)로 구성된다.The first and second controllers 40 and 50 use the signal of the node N8 and its inverted signal as first inputs, respectively, and the inverted signals of the output node N1 of the input buffer circuit 100 are respectively input. Each of the NAND gates NAND4 and NAND5 having a second input as a signal transmitted through the delay elements 4 and 5 having different delay values.
그리고, 상기 스위칭부(60, 70)는 전달게이트(MT1, MT2)로 구성되며, 상기 노드(N8)의 전위에 따라 선택적으로 동작하여 상기 낸드게이트(NAND4, NAND5)의 출력신호를 선택적으로 출력단(N10)에 전달한다.In addition, the switching units 60 and 70 include transfer gates MT1 and MT2, and selectively operate according to the potential of the node N8 to selectively output the output signals of the NAND gates NAND4 and NAND5. To N10.
또한, 상기 지연소자(4, 5)는 지연값의 차이를 두어 구성하되, 동 도면의 경우 지연소자(4)의 딜레이값이 지연소자(5)의 딜레이값보다 작게 하는 것을 특징으로 한다.In addition, the delay elements 4 and 5 may be configured to have a difference in delay value, and in this case, the delay value of the delay element 4 may be smaller than the delay value of the delay element 5.
상기 구성을 갖는 제어수단(220)은 만약 저주파수로 클럭신호(clk)가 입력될 경우에는 상기 주파수 변화 감지수단(210)의 래치부(30) 출력노드(N8)가‘로우’상태이기 때문에, 스위칭부(70)가 동작한다. 그러면, 큰 딜레이값을 갖는 지연소자(5)에 의해 상기 노드(N1)의 신호가 도 6(f)에 도시된 바와 같이, 큰 펄스폭을 갖고 노드(N10)에 느리게 출력된다.Since the control means 220 having the above configuration has a low level when the output signal N8 of the latch unit 30 of the frequency change detecting means 210 is input when the clock signal clk is input at a low frequency, The switching unit 70 is operated. Then, the signal of the node N1 is slowly outputted to the node N10 with a large pulse width by the delay element 5 having a large delay value, as shown in Fig. 6 (f).
반대로, 고주파수로 클럭신호(clk)가 입력될 경우, 상기 주파수 변화 감지수단(210)의 래치부(30) 출력노드(N8)가 ‘하이’상태이기 때문에, 스위칭부(60)가 동작한다. 그러면, 상기 딜레이소자(5)에 비해 보다 작은 딜레이값을 갖는 지연소자(4)를 거쳐 전달된 노드(N1)의 신호가 도 6(o)에 도시된 비와 같이, 작은 펄스폭을 갖고 노드(N10)에 빠르게 출력된다.On the contrary, when the clock signal clk is input at a high frequency, since the output node N8 of the latch unit 30 of the frequency change detecting unit 210 is in a 'high' state, the switching unit 60 operates. Then, the signal of the node N1 transferred through the delay element 4 having a smaller delay value than the delay element 5 has a small pulse width, as shown in FIG. 6 (o). It is quickly output to (N10).
그 후, 도 4 에 도시된 구성의 펄스 발생회로(300)는 입력 버퍼회로(100)의 출력노드(N1) 신호와 주파수 변화에 따라 각기 다른 펄스폭을 갖고 출력되는 상기 주파수 변화 감지회로(200)의 최종 출력노드(N10) 신호를 조합하여, 메모리소자의 컬럼 선택신호 발생기(yi generator)의 동작 제어신호(cdepx)를 도 6(h), (q)에 도시된 바와 같이 주파수변화에 따라 서로다른 펄스폭을 갖고 출력시킨다.Thereafter, the pulse generation circuit 300 having the configuration shown in FIG. 4 is outputted with different pulse widths according to the output node N1 signal of the input buffer circuit 100 and the frequency change. By combining the final output node (N10) of the signal, the operation control signal (cdepx) of the column select signal generator (yi generator) of the memory device as shown in Figure 6 (h), (q) according to the frequency change Output with different pulse widths.
또한, 상기 컬럼선택신호 발생기(yi generator)의 동작 제어신호(cdepx)와 상기 신호(cdepx)가 지연소자(6)를 거쳐 전달된 신호의 조합에 의해 데이타 버스라인의 등화 및 프리차지회로의 동작 제어신호(cdecz)를 도 6(i), (r)에 도시된 바와 같이 주파수 변화에 따라 서로 다른 펄스폭으로 발생시키게 된다.In addition, the equalization of the data bus line and the operation of the precharge circuit are performed by a combination of an operation control signal cdepx of the column select signal generator yi generator and a signal transmitted through the delay element 6. As shown in FIGS. 6 (i) and (r), the control signal cdecz is generated with different pulse widths according to the frequency change.
이상에서 설명한 바와같이 본 발명에 따른 펄스 발생장치에 의하면, 주파수 변화를 내부적으로 감지하여 이에 따라 서로 다른 펄스폭을 갖는 펄스발생 제어신호를 발생시키므로써, 고주파수 동작시에도 컬럼 선택신호 발생회로 및 데이타 버스라인 프리차지회로의 동작을 안정적으로 제어할 수 있는 매우 뛰어난 효과가 있다.As described above, according to the pulse generator according to the present invention, the frequency change is detected internally, thereby generating a pulse generating control signal having a different pulse width, and thus, the column selection signal generating circuit and the data even during high frequency operation. There is an excellent effect that can stably control the operation of the bus line precharge circuit.
또한, 고주파수 동작시 별도로 요구되던 컬럼 선택신호 발생회로 및 데이타 버스라인 프리차지회로의 제어회로를 설계할 필요가 없어져, 설계시간 및 비용을 감축할 수 있는 경제적인 효과도 있다.In addition, there is no need to design a control circuit for the column selection signal generation circuit and the data bus line precharge circuit, which are separately required during high frequency operation, thereby reducing the design time and cost.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025973A KR100308068B1 (en) | 1998-06-30 | 1998-06-30 | Pulse generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025973A KR100308068B1 (en) | 1998-06-30 | 1998-06-30 | Pulse generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000004529A KR20000004529A (en) | 2000-01-25 |
| KR100308068B1 true KR100308068B1 (en) | 2001-10-19 |
Family
ID=19542354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980025973A KR100308068B1 (en) | 1998-06-30 | 1998-06-30 | Pulse generator |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100308068B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101052079B1 (en) | 2008-10-27 | 2011-07-27 | 주식회사 하이닉스반도체 | Integrated circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546213B1 (en) * | 2003-12-05 | 2006-01-24 | 주식회사 하이닉스반도체 | Pulse width control circuit of column address selection signal |
| KR100608362B1 (en) * | 2004-04-22 | 2006-08-08 | 주식회사 하이닉스반도체 | A pulse generator |
| KR100706836B1 (en) | 2006-06-07 | 2007-04-13 | 주식회사 하이닉스반도체 | Apparatus and method for generating pulse |
| KR100948080B1 (en) * | 2008-06-30 | 2010-03-16 | 주식회사 하이닉스반도체 | Semiconductor memory device |
-
1998
- 1998-06-30 KR KR1019980025973A patent/KR100308068B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101052079B1 (en) | 2008-10-27 | 2011-07-27 | 주식회사 하이닉스반도체 | Integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000004529A (en) | 2000-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7446586B2 (en) | Pulse generator | |
| US5812462A (en) | Integrated circuit clock input buffer | |
| US7030671B2 (en) | Circuit for controlling pulse width | |
| US6469557B2 (en) | Semiconductor integrated circuit and delayed clock signal generation method | |
| US6333875B1 (en) | Semiconductor circuit with adjustment of double data rate data latch timings | |
| US6262613B1 (en) | Pulse duration changer for stably generating output pulse signal from high-frequency input pulse signal and method used therein | |
| KR100308068B1 (en) | Pulse generator | |
| KR100350766B1 (en) | Pulse generator | |
| KR100406565B1 (en) | Data transmission device | |
| KR100316184B1 (en) | Auto-precharge controller | |
| KR960004566B1 (en) | Address input circuit of sram | |
| KR100282420B1 (en) | Input buffer circuit | |
| KR100479819B1 (en) | Signal Transition Detection Device | |
| KR0131163B1 (en) | Flip-flop circuit | |
| KR100436033B1 (en) | Internal clock signal generation circuit of semiconductor memory device having embedded unit synchronous delay line circuit | |
| KR20010045945A (en) | Address transition detection circuit of semiconductor memory | |
| KR100849063B1 (en) | Circuit and method for optimizing bank active signal with respect to auto refresh row cycle time | |
| KR100356525B1 (en) | Pulse generator | |
| US7102933B2 (en) | Combined receiver and latch | |
| KR20000065632A (en) | A circuit for generating internal clock of semiconductor device | |
| KR0164396B1 (en) | Clock edge detecting circuit for semiconductor memory device | |
| KR100211121B1 (en) | A circuit of input buffer of synchronous dynamic random access memory device | |
| KR100549931B1 (en) | Data output circuit of semiconductor memory device | |
| KR20030058316A (en) | Apparutus for fixing pulse width | |
| KR20000042465A (en) | Clock buffer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090727 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |