KR101052079B1 - Integrated circuit - Google Patents

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Abstract

본 발명은 반도체 설계기술에 관한 것으로서, 다양한 주기의 클럭신호에 제어신호를 동기시키기 위한 타이밍 마진을 향상시킨 집적회로를 제공하는 그 목적으로 한다. 본 발명에서는 다양한 주기의 클럭신호에 제어신호를 동기시키기 위한 타이밍 마진을 향상시키기 위해서 클럭신호의 주기를 검출하기 위한 클럭주기 검출부를 이용하였다. 즉, 클럭주기 검출부에서 출력되는 신호에 따라 클럭신호의 지연정도를 조절함으로서 제어신호와 동기시키기 위한 셋업 타임(SETUP TIME) 및 홀드 타임(HOLD TIME)을 충분히 확보할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor design technique, and an object thereof is to provide an integrated circuit having improved timing margins for synchronizing control signals to clock signals of various periods. In the present invention, a clock cycle detection unit for detecting a cycle of the clock signal is used to improve a timing margin for synchronizing the control signal to the clock signal of various cycles. That is, by adjusting the delay degree of the clock signal according to the signal output from the clock period detection unit, it is possible to sufficiently secure the setup time and hold time for synchronizing with the control signal.

클럭주기, 클럭주기검출, 집적회로, ODT 활성화, 타이밍 마진 Clock Period, Clock Period Detection, Integrated Circuit, ODT Enable, Timing Margin

Description

집적회로{INTEGRATED CIRCUIT}Integrated Circuits {INTEGRATED CIRCUIT}

본 발명은 반도체 설계기술에 관한 것으로서, 다양한 주기의 클럭신호에 제어신호를 동기시키는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly to a technique for synchronizing control signals to clock signals of various periods.

일반적으로 집적회로는 클럭신호에 동기된 내부 제어신호를 이용하여 내부회로를 제어하게 된다. 클럭신호에 제어신호를 동기시켜 내부 제어신호를 생성하기 위해서는 클럭신호와 제어신호 사이의 셋업 타임(SETUP TIME)과 홀드 타임(HOLD TIME)이 충분히 확보되어야 한다. 하지만 특정한 주기의 클럭신호를 기준으로 하여 제어신호와 동기시키도록 설계된 집적회로는 클럭신호의 주기가 변경되는 경우에 내부 제어신호가 타이밍 마진 부족으로 인해서 예정된 시점에 생성되지 않아서 내부 제어신호의 제어를 받는 내부회로가 오동작을 할 수 있다.In general, an integrated circuit controls an internal circuit using an internal control signal synchronized with a clock signal. In order to generate the internal control signal by synchronizing the control signal with the clock signal, a setup time and a hold time between the clock signal and the control signal must be sufficiently secured. However, an integrated circuit designed to synchronize a control signal based on a clock signal of a specific period does not generate an internal control signal at a predetermined time due to lack of timing margin when the clock signal period is changed. The receiving internal circuit may malfunction.

도 1은 종래기술의 집적회로에 대한 구성도이다.1 is a block diagram of an integrated circuit of the prior art.

도 1을 참조하면, 집적회로는 DLL(Delay Locked Loop, DLL)클럭신호(DLL_CLK)를 지연시키며 터미네이션 제어경로의 지연요소를 모델링한 지연 모델 링부(110), 지연 모델링부(110)의 출력클럭신호(CLK_O)를 카운팅 하기 위한 제1 카운팅부(120), DLL클럭신호(DLL_CLK)를 카운팅 하기 위한 제2 카운팅부(130), 터미네이션 신호(ODT_START)에 응답하여 제1 카운팅부(120)의 기준 카운팅값(CNT_REF)을 출력하기 위한 기준신호 출력부(140), 기준 카운팅값(CNT_REF)과 제2 카운팅부(130)의 출력카운팅값(CNT2)을 비교하여 예정된 카운팅값 이후에 터미네이션 인에이블 신호(ODT_EN)를 활성화 하여 출력하기 위한 비교부(150)를 구비한다.Referring to FIG. 1, an integrated circuit delays a DLL (Delay Locked Loop) clock signal (DLL_CLK) and outputs the delay modeling unit 110 and the output clock of the delay modeling unit modeling the delay element of the termination control path. The first counting unit 120 for counting the signal CLK_O, the second counting unit 130 for counting the DLL clock signal DLL_CLK, and the termination signal ODT_START of the first counting unit 120. The reference signal output unit 140 for outputting the reference counting value CNT_REF, the reference counting value CNT_REF and the output counting value CNT2 of the second counting unit 130 are compared to enable the termination after the predetermined counting value. Comparing unit 150 for activating and outputting signal (ODT_EN) is provided.

상기와 같이 구성되는 집적회로의 동작은 다음과 같이 이루어진다.The operation of the integrated circuit configured as described above is performed as follows.

기준신호 출력부(140)는 외부에서 터미네이션 커맨드가 인가되어서 터미네이션 신호(ODT_START)가 활성화 되면, 터미네이션 신호(ODT_START)와 제1 카운팅부(120)의 출력카운팅값(CNT1)을 동기시켜 출력하게 된다. 이때 동기된 카운팅값을 기준 카운팅값(CNT_REF)이라고 하면, 비교부(150)는 제2 카운팅부(130)의 출력 카운팅값(CNT2)과 기준 카운팅값(CNT_REF)을 비교하여 서로 동일할 때 터미네이션 인에이블 신호(ODT_EN)를 활성화 하여 출력한다. 즉, 제1 카운팅부(120)와 제2 카운팅부(130)의 카운팅 초기값이 서로 다르게 설정되어 있다면, 터미네이션 신호(ODT_START)가 활성화 되고 예정된 카운팅값 이후에 터미네이션 인에이블 신호(ODT_EN)가 활성화 된다. 따라서 터미네이션 커맨드가 인가되고 예정된 지연시간 이후에 터미네이션 인에이블 신호(ODT_EN)에 의해서 터미네이션 구동부가 동작하게 되어 터미네이션 동작이 수행되는 타이밍을 조절하게 된다.When the termination signal ODT_START is activated by the termination command applied from the outside, the reference signal output unit 140 outputs the synchronization signal CNT1 of the first counting unit 120 in synchronization with the termination signal ODT_START. . In this case, when the synchronized counting value is referred to as the reference counting value CNT_REF, the comparator 150 compares the output counting value CNT2 and the reference counting value CNT_REF of the second counting unit 130 and terminates when they are the same. The enable signal (ODT_EN) is activated and output. That is, if the counting initial values of the first counting unit 120 and the second counting unit 130 are set differently, the termination signal ODT_START is activated and the termination enable signal ODT_EN is activated after the predetermined counting value. do. Accordingly, after the termination command is applied and after the predetermined delay time, the termination driver is operated by the termination enable signal ODT_EN to adjust the timing at which the termination operation is performed.

한편, 기준 카운팅값(CNT_REF)을 제공하는 제1 카운팅부(120)는 지연 모델링부(110)에서 출력되는 출력클럭신호(CLK_O)를 카운팅 한다. 참고적으로 지연 모델 링부(110)에서 모델링하는 터미네이션 제어경로의 지연요소는 터미네이션 신호(ODT_START)의 지연값과 터미네이션 구동부의 지연값을 반영한 것이다. 출력클럭신호(CLK_O)를 카운팅한 출력카운팅값(CNT1)의 데이터 윈도우 크기는 DLL클럭신호(DLL_CLK)의 주기에 따라 변하게 된다. 즉, DLL클럭신호(DLL_CLK)의 주기가 짧아지면 출력카운팅값(CNT1)의 데이터 윈도우가 작아지게 되고, DLL클럭신호(DLL_CLK)의 주기가 길어지면 출력카운팅값(CNT1)의 데이터 윈도우가 커지게 된다. 따라서 다양한 주기의 DLL클럭신호(DLL_CLK)가 입력되어 출력카운팅값(CNT1)의 데이터 윈도우 크기가 변화하는 경우에는 터미네이션 신호(ODT_START)와 동기시키기 위한 타이밍 마진이 부족하게 될 수 있다. 타이밍 마진 부족으로 인해서 예정된 기준 카운팅값이 아닌 값이 출력되는 경우에는 터미네이션 인에이블 신호(ODT_EN)의 활성화 시점이 변경되어 오동작이 발생하게 되므로 이를 개선하기 위한 기술이 요구된다.Meanwhile, the first counting unit 120 providing the reference counting value CNT_REF counts the output clock signal CLK_O output from the delay modeling unit 110. For reference, the delay element of the termination control path modeled by the delay modeling unit 110 reflects the delay value of the termination signal ODT_START and the delay driver. The data window size of the output counting value CNT1 counting the output clock signal CLK_O is changed according to the period of the DLL clock signal DLL_CLK. That is, if the period of the DLL clock signal DLL_CLK is shortened, the data window of the output counting value CNT1 becomes small. If the period of the DLL clock signal DLL_CLK is long, the data window of the output counting value CNT1 becomes large. do. Therefore, when the DLL clock signal DLL_CLK of various periods is input and the data window size of the output counting value CNT1 changes, the timing margin for synchronizing with the termination signal ODT_START may be insufficient. When a value other than the predetermined reference counting value is output due to the lack of timing margin, a malfunction occurs due to a change in the activation time of the termination enable signal ODT_EN.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 다양한 주기의 클럭신호에 제어신호를 동기시키기 위한 타이밍 마진을 향상시킨 집적회로를 제공하는 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned conventional problems, and an object thereof is to provide an integrated circuit having an improved timing margin for synchronizing a control signal to clock signals of various periods.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 클럭신호의 주기를 검출하기 위한 클럭주기 검출부; 상기 클럭신호를 예정된 지연모델의 지연값만큼 지연시키되, 상기 클럭주기 검출부의 출력신호에 응답하여 상기 지연값을 변화시키는 클럭지연부; 및 상기 클럭지연부의 출력클럭에 동기된 내부 제어신호를 이용하여 상기 클럭신호를 처리하기 위한 클럭회로부를 구비하는 집적회로가 제공된다.According to an aspect of the present invention for achieving the above technical problem, a clock cycle detection unit for detecting a cycle of the clock signal; A clock delay unit delaying the clock signal by a delay value of a predetermined delay model and changing the delay value in response to an output signal of the clock period detector; And a clock circuit unit for processing the clock signal by using an internal control signal synchronized with an output clock of the clock delay unit.

또한, 본 발명의 다른 측면에 따르면, 외부클럭신호의 주기를 검출하기 위한 클럭주기 검출부; DLL(Delay Locked Loop, DLL)클럭신호를 지연시키며, 상기 클럭주기 검출부의 출력신호에 응답하여 지연값이 조절되는 터미네이션 제어경로의 지연요소를 모델링한 지연 모델링부; 상기 지연 모델링부의 출력클럭신호를 카운팅 하기 위한 제1 카운팅부; 상기 DLL(Delay Locked Loop, DLL)클럭신호를 카운팅 하기 위한 제2 카운팅부; 터미네이션 신호에 응답하여 상기 제1 카운팅부의 기준 카운팅값을 출력하기 위한 기준신호 출력부; 및 상기 기준 카운팅값과 상기 제2 카운 팅부의 출력카운팅값을 비교하여 예정된 카운팅값 이후에 터미네이션 인에이블 신호를 활성화 하여 출력하기 위한 비교부를 구비하는 집적회로가 제공된다.In addition, according to another aspect of the invention, the clock cycle detection unit for detecting the cycle of the external clock signal; A delay modeling unit for delaying a DLL (Delay Locked Loop) clock signal and modeling a delay element of a termination control path whose delay value is adjusted in response to an output signal of the clock period detection unit; A first counting unit for counting an output clock signal of the delay modeling unit; A second counting unit for counting the delay clock signal (DLL); A reference signal output unit for outputting a reference counting value of the first counting unit in response to a termination signal; And a comparison unit configured to compare the reference counting value with the output counting value of the second counting unit and to activate and output a termination enable signal after a predetermined counting value.

또한, 본 발명의 또 다른 측면에 따르면,DLL(Delay Locked Loop, DLL)클럭신호의 주기를 검출하기 위한 클럭주기 검출부; 상기 DLL(Delay Locked Loop, DLL)클럭신호를 예정된 지연모델의 지연값만큼 지연시키되, 상기 클럭주기 검출부의 출력신호에 응답하여 상기 지연값을 변화시키는 클럭지연부; 출력 초기화 신호를 상기 클럭지연부의 출력클럭신호에 동기시켜 카운팅 초기화 신호를 생성하기 위한 초기화 신호생성부; 상기 DLL(Delay Locked Loop, DLL)클럭신호를 카운팅 하며 상기 카운팅 초기화 신호에 응답하여 초기화 되는 제1 카운팅부; 외부클럭신호를 카운팅 하며 상기 카운팅 초기화 신호에 응답하여 초기화 되는 제2 카운팅부; 및 상기 제1 카운팅부의 제1 출력카운팅값과 상기 제2 카운팅부의 제2 출력카운팅값을 비교하여 예정된 카운팅값 이후에 출력 인에이블 신호를 활성화하여 출력하기 위한 비교부를 구비하는 집적회로가 제공된다.In addition, according to another aspect of the invention, the clock cycle detection unit for detecting the cycle of the DLL (Delay Locked Loop, DLL) clock signal; A clock delay unit delaying the delay clock signal by a delay value of a predetermined delay model and changing the delay value in response to an output signal of the clock period detection unit; An initialization signal generator configured to generate a counting initialization signal by synchronizing an output initialization signal with an output clock signal of the clock delay unit; A first counting unit which counts the delay clock signal and initializes in response to the counting initialization signal; A second counting unit counting an external clock signal and initialized in response to the counting initialization signal; And a comparator configured to compare the first output counting value of the first counting part and the second output counting value of the second counting part to activate and output an output enable signal after a predetermined counting value.

본 발명에서는 다양한 주기의 클럭신호에 제어신호를 동기시키기 위한 타이밍 마진을 향상시키기 위해서 클럭신호의 주기를 검출하기 위한 클럭주기 검출부를 이용하였다. 즉, 클럭주기 검출부에서 출력되는 신호에 따라 클럭신호의 지연정도를 조절함으로서 제어신호와 동기시키기 위한 셋업 타임(SETUP TIME) 및 홀드 타임(HOLD TIME)을 충분히 확보할 수 있다.In the present invention, a clock cycle detection unit for detecting a cycle of the clock signal is used to improve a timing margin for synchronizing the control signal to the clock signal of various cycles. That is, by adjusting the delay degree of the clock signal according to the signal output from the clock period detection unit, it is possible to sufficiently secure the setup time and hold time for synchronizing with the control signal.

본 발명에 따르면 다양한 주기의 클럭신호에 제어신호를 동기시켜 사용할 수 있으므로 본 발명을 적용한 집적회로는 회로의 변경 없이 다양한 대역의 클럭 주파수에 대응하여 동작시킬 수 있다.According to the present invention, since the control signal can be used in synchronization with the clock signal of various periods, the integrated circuit to which the present invention is applied can operate according to clock frequencies of various bands without changing the circuit.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedence, HI-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 참고적으로 클럭신호의 한주기를 'Tck'라고 표기하기로 한다. 또한, 지연고정루프(Delay Locked Loop, DLL)는 클럭의 내부경로의 지연요소를 모델링한 지연모델 등을 이용하여 클럭신호와 송수신 신호의 동기화를 향상시키기 위해 사용되는 회로이다.In general, the logic signal of the circuit is divided into a high level (HIGH LEVEL, H) or a low level (LOW LEVEL, L) corresponding to the voltage level, and may be expressed as '1' and '0', respectively. In addition, it is defined and described that it may additionally have a high impedance (HI-Z) state and the like. For reference, one cycle of the clock signal will be referred to as 'Tck'. In addition, a delay locked loop (DLL) is a circuit used to improve synchronization between a clock signal and a transmission / reception signal using a delay model that models a delay element of an internal path of a clock.

도 2는 본 발명의 제1 실시예에 따른 집적회로의 구성도이다.2 is a configuration diagram of an integrated circuit according to a first embodiment of the present invention.

도 2를 참조하면 집적회로는 클럭신호(CLK)의 주기(Tck)를 검출하기 위한 클럭주기 검출부(210), 클럭신호(CLK)를 예정된 지연모델의 지연값만큼 지연시키되, 클럭주기 검출부(210)의 출력신호(TCK_DET)에 응답하여 지연값을 변화시키는 클럭지연부(220), 클럭지연부(220)의 출력클럭(CLK_O)에 동기된 내부 제어신호를 이용 하여 클럭신호(CLK)를 처리하기 위한 클럭회로부(230)를 구비한다.Referring to FIG. 2, the integrated circuit delays the clock period detector 210 for detecting the period Tck of the clock signal CLK and the clock signal CLK by a delay value of a predetermined delay model, but the clock period detector 210. The clock signal CLK is processed using an internal control signal synchronized with the output delay CLK_O of the clock delay unit 220 and the clock delay unit 220 that changes the delay value in response to the output signal TCK_DET. The clock circuit unit 230 is provided.

상기와 같이 구성되는 집적회로의 동작은 다음과 같이 이루어진다.The operation of the integrated circuit configured as described above is performed as follows.

클럭주기 검출부(210)는 클럭신호(CLK)의 주기(Tck)를 검출하여 주기의 변화에 대응하는 신호(TCK_DET)를 출력한다. 클럭지연부(220)는 클럭신호(CLK)를 예정된 지연모델의 지연값만큼 지연시켜서 출력하는데, 클럭주기 검출부(210)의 출력신호(TCK_DET)에 따라 지연값을 변화시키게 된다. 클럭회로부(230)는 클럭지연부(220)의 출력클럭(CLK_O)과 제어신호(CTRL_S)를 동기시켜서 예정된 시점에 동기된 내부 제어신호를 생성하고 내부 제어신호를 이용하여 클럭신호(CLK)를 처리하고 그 결과를 출력(OUT)하게 된다.The clock period detector 210 detects the period Tck of the clock signal CLK and outputs a signal TCK_DET corresponding to the change of the period. The clock delay unit 220 delays and outputs the clock signal CLK by a delay value of a predetermined delay model. The clock delay unit 220 changes the delay value according to the output signal TCK_DET of the clock period detection unit 210. The clock circuit unit 230 generates an internal control signal synchronized with a predetermined time by synchronizing the output clock CLK_O and the control signal CTRL_S of the clock delay unit 220 and using the internal control signal to generate the clock signal CLK. Process and output the result.

상기의 집적회로는 인가되는 클럭신호(CLK)의 주기(Tck)가 변경되는 경우에도 클럭주기 검출부(210)에서 클럭신호의 주기(Tck)를 검출하여 출력클럭(CLK_O)의 지연값을 조절하므로, 제어신호(CTRL_S)와 동기시키기 위한 타이밍 마진을 충분히 확보할 수 있다. 따라서 예정된 시점에 활성화되는 동기된 내부 제어신호를 이용하여 클럭신호(CLK)를 처리하는 클럭회로부(230)는 클럭신호(CLK)의 주기변화에 관계없이 정상적인 동작을 수행할 수 있다.The integrated circuit adjusts the delay value of the output clock CLK_O by detecting the clock signal period Tck of the clock signal even when the period Tck of the clock signal CLK applied is changed. The timing margin for synchronizing with the control signal CTRL_S can be sufficiently secured. Therefore, the clock circuit unit 230 that processes the clock signal CLK by using the synchronized internal control signal activated at a predetermined time may perform a normal operation regardless of the period change of the clock signal CLK.

도 3은 본 발명의 제2 실시예에 따른 집적회로의 구성도이다.3 is a configuration diagram of an integrated circuit according to a second embodiment of the present invention.

도 3을 참조하면 집적회로는 외부클럭신호(CLK)의 주기(Tck)를 검출하기 위한 클럭주기 검출부(310), DLL(Delay Locked Loop, DLL)클럭신호(DLL_CLK)를 지연시키며, 클럭주기 검출부(310)의 출력신호(TCK_DET)에 응답하여 지연값이 조절되는 터미네이션 제어경로의 지연요소를 모델링한 지연 모델링부(320), 지연 모델링 부(320)의 출력클럭신호(CLK_O)를 카운팅 하기 위한 제1 카운팅부(330), DLL클럭신호(DLL_CLK)를 카운팅 하기 위한 제2 카운팅부(340), 터미네이션 신호(ODT_START)에 응답하여 제1 카운팅부(330)의 기준 카운팅값(CNT_REF)을 출력하기 위한 기준신호 출력부(350), 기준 카운팅값(CNT_REF)과 제2 카운팅부(340)의 출력카운팅값(CNT2)을 비교하여 예정된 카운팅값 이후에 터미네이션 인에이블 신호(ODT_EN)를 활성화 하여 출력하기 위한 비교부(360)를 구비한다.Referring to FIG. 3, the integrated circuit delays a clock period detector 310 for detecting a period Tck of the external clock signal CLK, a delay lock loop (DLL) clock signal DLL_CLK, and a clock period detector. In order to count the output clock signal CLK_O of the delay modeling unit 320 and the delay modeling unit 320 which model the delay element of the termination control path whose delay value is adjusted in response to the output signal TCK_DET of 310. The reference counting value CNT_REF of the first counting unit 330 is output in response to the first counting unit 330, the second counting unit 340 for counting the DLL clock signal DLL_CLK, and the termination signal ODT_START. By comparing the reference signal output unit 350, the reference counting value (CNT_REF) and the output counting value (CNT2) of the second counting unit 340 to activate the termination enable signal (ODT_EN) after the predetermined counting value Comparing unit 360 is provided.

상기와 같이 구성되는 집적회로의 동작은 다음과 같이 이루어진다.The operation of the integrated circuit configured as described above is performed as follows.

우선, 클럭주기 검출부(310)는 외부클럭신호(CLK)의 주기(Tck)를 검출하여 주기의 변화에 대응하는 신호(TCK_DET)를 출력한다. 터미네이션 제어경로의 지연요소를 모델링한 지연 모델링부(320)는 DLL클럭신호(DLL_CLK)를 지연시키는데, 클럭주기 검출부(310)의 출력신호(TCK_DET)에 따라서 지연값을 변화시키게 된다. 참고적으로 지연 모델링부(320)에서 모델링하는 터미네이션 제어경로의 지연요소는 터미네이션 신호(ODT_START)의 지연값과 터미네이션 구동부의 지연값을 반영한 것이다. First, the clock period detector 310 detects the period Tck of the external clock signal CLK and outputs a signal TCK_DET corresponding to the change of the period. The delay modeling unit 320 modeling the delay element of the termination control path delays the DLL clock signal DLL_CLK and changes the delay value according to the output signal TCK_DET of the clock period detection unit 310. For reference, the delay element of the termination control path modeled by the delay modeling unit 320 reflects the delay value of the termination signal ODT_START and the delay driver.

또한, 제1 카운팅부(330)는 지연 모델링부(320)의 출력클럭신호(CLK_O)를 카운팅 하고, 제2 카운팅부(340)는 DLL클럭신호(DLL_CLK)를 카운팅 한다.In addition, the first counting unit 330 counts the output clock signal CLK_O of the delay modeling unit 320, and the second counting unit 340 counts the DLL clock signal DLL_CLK.

또한, 기준신호 출력부(350)는 외부에서 터미네이션 커맨드가 인가되어서 터미네이션 신호(ODT_START)가 활성화 되면, 터미네이션 신호(ODT_START)와 제1 카운팅부(330)의 출력카운팅값(CNT1)을 예정된 시점에 동기시켜서 출력하게 된다. 이때, 동기된 카운팅값을 기준 카운팅값(CNT_REF)이라고 하면, 비교부(360)는 제2 카 운팅부(340)의 출력카운팅값(CNT2)과 기준 카운팅값(CNT_REF)을 비교하여 서로 동일할 때 터미네이션 인에이블 신호(ODT_EN)를 활성화 하여 출력한다. 즉, 제1 카운팅부(330)와 제2 카운팅부(340)의 카운팅 초기값이 서로 다르게 설정되어 있다면, 터미네이션 신호(ODT_START)가 활성화 되고 예정된 카운팅값 이후에 터미네이션 인에이블 신호(ODT_EN)가 활성화 된다. 따라서 터미네이션 커맨드가 인가되고 예정된 지연시간 이후에 터미네이션 인에이블 신호(ODT_EN)에 의해서 터미네이션 구동부가 동작하게 되어 터미네이션 동작이 수행되는 타이밍을 조절하게 된다.In addition, when the termination signal ODT_START is activated due to the termination command applied from the outside, the reference signal output unit 350 outputs the termination signal ODT_START and the output counting value CNT1 of the first counting unit 330 at a predetermined time. The output will be synchronized. In this case, when the synchronized counting value is referred to as the reference counting value CNT_REF, the comparator 360 compares the output counting value CNT2 and the reference counting value CNT_REF of the second counting unit 340 to be equal to each other. The termination enable signal (ODT_EN) is activated and output. That is, if the counting initial values of the first counting unit 330 and the second counting unit 340 are set differently, the termination signal ODT_START is activated and the termination enable signal ODT_EN is activated after the predetermined counting value. do. Accordingly, after the termination command is applied and after the predetermined delay time, the termination driver is operated by the termination enable signal ODT_EN to adjust the timing at which the termination operation is performed.

상기의 집적회로는 인가되는 클럭신호(CLK)의 주기(Tck)가 변경되는 경우에도 클럭주기 검출부(310)에서 클럭신호의 주기(Tck)를 검출하여 출력클럭신호(CLK_O)의 지연값을 조절하므로, 터미네이션 신호(ODT_START)와 제1 카운팅부(330)의 출력카운팅값(CNT1)을 예정된 시점에 동기시키기 위한 타이밍 마진을 충분히 확보할 수 있다. 따라서 클럭신호(CLK)의 주기변화에 관계없이 예정된 시점에 터미네이션 인에이블 신호(ODT_EN)를 활성화 할 수 있으므로 다양의 주파수 대역의 클럭에 대한 집적회로의 동작 신뢰성이 보장된다.The integrated circuit adjusts the delay value of the output clock signal CLK_O by detecting the clock signal period Tck of the clock signal even when the period Tck of the clock signal CLK applied is changed. Therefore, the timing margin for synchronizing the termination signal ODT_START and the output counting value CNT1 of the first counting unit 330 at a predetermined time can be sufficiently secured. Accordingly, since the termination enable signal ODT_EN can be activated at a predetermined time regardless of the cycle change of the clock signal CLK, the operation reliability of the integrated circuit with respect to clocks of various frequency bands is guaranteed.

도 4는 본 발명의 제3 실시예에 따른 집적회로의 구성도이다.4 is a configuration diagram of an integrated circuit according to a third embodiment of the present invention.

도 4를 참조하면 집적회로는 DLL클럭신호(DLL_CLK)의 주기(Tck)를 검출하기 위한 클럭주기 검출부(410), DLL클럭신호(DLL_CLK)를 예정된 지연모델의 지연값만큼 지연시키되, 클럭주기 검출부(410)의 출력신호(TCK_DET)에 응답하여 지연값을 변화시키는 클럭지연부(420), 출력 초기화 신호(RST_OE)를 클럭지연부(420)의 출력클럭신호(CLK_O)에 동기시켜 카운팅 초기화 신호(RST_CNT)를 생성하기 위한 초기화 신호생성부(430), DLL클럭신호(DLL_CLK)를 카운팅 하며 카운팅 초기화 신호(RST_CNT)에 응답하여 초기화 되는 제1 카운팅부(440), 외부클럭신호(CLK)를 카운팅 하며 카운팅 초기화 신호(RST_CNT)에 응답하여 초기화 되는 제2 카운팅부(450), 제1 카운팅부(440)의 제1 출력카운팅값(CNT1)과 제2 카운팅부(450)의 제2 출력카운팅값(CNT2)을 비교하여 예정된 카운팅값 이후에 출력 인에이블 신호(OE)를 활성화하여 출력하기 위한 비교부(460)를 구비한다.Referring to FIG. 4, the integrated circuit delays the clock period detector 410 for detecting the period Tck of the DLL clock signal DLL_CLK and the DLL clock signal DLL_CLK by a delay value of a predetermined delay model. The counting initialization signal by synchronizing the clock delay unit 420 and the output initialization signal RST_OE to the output clock signal CLK_O of the clock delay unit 420 in response to the output signal TCK_DET of 410. The initialization signal generator 430 for generating the RST_CNT, the DLL clock signal DLL_CLK is counted, and the first counting unit 440 initialized in response to the counting initialization signal RST_CNT, and the external clock signal CLK. The second counting unit 450, which is counted and initialized in response to the counting initialization signal RST_CNT, the first output counting value CNT1 of the first counting unit 440, and the second output counting unit of the second counting unit 450. Compare the value (CNT2) and output enable signal (OE) after the predetermined counting value. Activated and a comparison unit 460 for output.

상기와 같이 구성되는 집적회로의 세부구성과 동작을 살펴보면 다음과 같다.Looking at the detailed configuration and operation of the integrated circuit configured as described above are as follows.

우선, 클럭주기 검출부(410)는 DLL클럭신호(DLL_CLK)의 주기(Tck)를 검출하여 주기의 변화에 대응하는 신호(TCK_DET)를 출력한다. 클럭지연부(420)는 DLL클럭신호(DLL_CLK)를 예정된 지연모델의 지연값만큼 지연시키는데, 클럭주기 검출부(410)의 출력신호(TCK_DET)에 따라서 지연값을 변화시키게 된다.First, the clock period detector 410 detects the period Tck of the DLL clock signal DLL_CLK and outputs a signal TCK_DET corresponding to the change of the period. The clock delay unit 420 delays the DLL clock signal DLL_CLK by a delay value of a predetermined delay model, and changes the delay value according to the output signal TCK_DET of the clock period detection unit 410.

또한, 초기화 신호생성부(430)는 출력 초기화 신호(RST_OE)가 활성화 되면, 출력 초기화 신호(RST_OE)와 클럭지연부(420)의 출력클럭신호(CLK_O)를 동기시켜 예정된 시점에 카운팅 초기화 신호(RST_CNT)를 활성화 하여 출력하게 된다. DLL클럭신호(DLL_CLK)를 카운팅 하는 제1 카운팅부(440)와 외부클럭신호(CLK)를 카운팅 하는 제2 카운팅부(450)는 카운팅 초기화 신호(RST_CNT)에 의해 초기화 된다.In addition, when the output initialization signal RST_OE is activated, the initialization signal generation unit 430 synchronizes the output initialization signal RST_OE and the output clock signal CLK_O of the clock delay unit 420 with a counting initialization signal at a predetermined time. RST_CNT) is activated and output. The first counting unit 440 counting the DLL clock signal DLL_CLK and the second counting unit 450 counting the external clock signal CLK are initialized by the counting initialization signal RST_CNT.

또한, 비교부(460)는 제1 카운팅부(440)의 제1 출력카운팅값(CNT1)과 제2 카운팅부(450)의 제2 출력카운팅값(CNT2)을 비교하여 서로 동일할 때 출력 인에이블 신호(OE)를 활성화 하여 출력한다. 즉, 제1 카운팅부(440)와 제2 카운팅부(450)의 카운팅 초기값이 서로 다르게 설정되어 있다면, 카운팅 초기화 신호(RST_CNT)가 활 성화 되고 예정된 카운팅값 이후에 출력 인에이블 신호(OE)가 활성화 되어서, 출력 인에이블 신호(OE)의 제어를 받는 내부회로가 동작하게 된다.In addition, the comparison unit 460 compares the first output counting value CNT1 of the first counting unit 440 and the second output counting value CNT2 of the second counting unit 450, and outputs the same when they are the same. Enable and output the enable signal OE. That is, when the counting initial values of the first counting unit 440 and the second counting unit 450 are set differently, the counting initialization signal RST_CNT is activated and the output enable signal OE after the predetermined counting value. Is activated, and an internal circuit controlled by the output enable signal OE is operated.

상기의 집적회로는 인가되는 DLL클럭신호(DLL_CLK)의 주기(Tck)가 변경되는 경우에도 클럭주기 검출부(410)에서 클럭의 주기(Tck)를 검출하여 출력클럭신호(CLK_O)의 지연값을 조절하므로, 출력 초기화 신호(RST_OE)와 출력클럭신호(CLK_O)를 예정된 시점에 동기시키기 위한 타이밍 마진을 충분히 확보할 수 있다. 따라서 DLL클럭신호(DLL_CLK)의 주기변화에 관계없이 예정된 지연시간 이후에 출력 인에이블 신호(OE)를 활성화 할 수 있으므로 다양의 주파수 대역의 클럭에 대한 집적회로의 동작 신뢰성이 보장된다.The integrated circuit adjusts the delay value of the output clock signal CLK_O by detecting the clock period Tck of the clock period detector 410 even when the period Tck of the applied DLL clock signal DLL_CLK is changed. Therefore, the timing margin for synchronizing the output initialization signal RST_OE and the output clock signal CLK_O at a predetermined time can be sufficiently secured. Therefore, the output enable signal OE can be activated after a predetermined delay regardless of the period change of the DLL clock signal DLL_CLK, thereby ensuring the reliability of operation of the integrated circuit with respect to clocks of various frequency bands.

도 5는 도 4의 초기화 신호생성부(430)의 실시예에 따른 회로도이다.5 is a circuit diagram of an embodiment of the initialization signal generator 430 of FIG. 4.

도 5를 참조하면 초기화 신호생성부는 제어신호(SETB) 및 클럭지연부(420)의 출력클럭신호(CLK_O)에 응답하여 출력 초기화 신호(RST_OE)를 래칭하기 위한 제1 래칭부(510), 제어신호(SETB) 및 클럭지연부(420)의 출력클럭신호(CLK_O)에 응답하여 제1 래칭부(510)에서 출력되는 신호를 래칭하기 위한 제2 래칭부(520)로 구성된다.Referring to FIG. 5, the initialization signal generation unit controls the first latching unit 510 to latch the output initialization signal RST_OE in response to the control signal SETB and the output clock signal CLK_O of the clock delay unit 420. The second latching unit 520 is configured to latch a signal output from the first latching unit 510 in response to the signal SETB and the output clock signal CLK_O of the clock delay unit 420.

여기에서 제1 래칭부(510)는 출력클럭신호(CLK_O)를 반전시키기 위한 제1 인버터(INV1), 출력 초기화 신호(RST_OE)를 입력으로 하며 제1 인버터(INV1)에서 출력되는 신호에 응답하는 제1 스위치(TG1), 제어신호(SETB) 및 제1 인버터(INV1)에서 출력되는 신호에 응답하여 제1 스위치(TG1)에서 출력되는 신호를 래칭하기 위한 제1 래치(511), 제1 래치(511)에서 출력되는 신호를 반전시키기 위한 제2 인버 터(INV2)로 구성된다.Here, the first latching unit 510 receives the first inverter INV1 and the output initialization signal RST_OE for inverting the output clock signal CLK_O, and responds to a signal output from the first inverter INV1. A first latch 511 and a first latch for latching a signal output from the first switch TG1 in response to a signal output from the first switch TG1, the control signal SETB, and the first inverter INV1. And a second inverter INV2 for inverting the signal output from 511.

또한, 제2 래칭부(520)는 제2 인버터(INV2)에서 출력되는 신호를 입력으로 하며 제1 인버터(INV1)에서 출력되는 신호에 응답하는 제2 스위치(TG2), 제어신호(SETB) 및 제1 인버터(INV1)에서 출력되는 신호에 응답하여 제2 스위치(TG2)에서 출력되는 신호를 래칭하기 위한 제2 래치(521)로 구성된다. In addition, the second latching unit 520 receives a signal output from the second inverter INV2 and responds to the signal output from the first inverter INV1, the second switch TG2, the control signal SETB, and The second latch 521 is configured to latch a signal output from the second switch TG2 in response to a signal output from the first inverter INV1.

한편, 제1 스위치(TG1)와 제2 스위치(TG2)는 서로 반대의 활성화 레벨로 제어되므로 출력클럭신호(CLK_O)가 하이레벨 또는 로우레벨 인지에 따라 해당 스위치의 활성화 여부가 결정되며, 각 스위치에서 출력되는 신호는 제1 래치(511)와 제2 래치(521)에서 래칭된다. 실시예에서 스위치는 트랜스미션 게이트(TRANSMISSION GATE, TG)를 이용하였다.Meanwhile, since the first switch TG1 and the second switch TG2 are controlled at opposite activation levels, whether the corresponding switch is activated is determined according to whether the output clock signal CLK_O is high level or low level. The signal output from is latched by the first latch 511 and the second latch 521. In the embodiment, the switch used a transmission gate (TRANSMISSION GATE, TG).

상기의 초기화 신호생성부는 출력클럭신호(CLK_O)와 출력 초기화 신호(RST_OE)를 출력클럭신호(CLK_O)의 레벨에 따라 래칭하면서 카운팅 초기화 신호(RST_CNT)를 생성하는데, DLL클럭신호(DLL_CLK)의 주기가 변경되는 경우에도 출력클럭신호(CLK_O)의 지연값이 조절되어 입력되므로 예정된 시점에 카운팅 초기화 신호(RST_CNT)를 활성화 시키게 된다.The initialization signal generator generates a counting initialization signal RST_CNT while latching the output clock signal CLK_O and the output initialization signal RST_OE according to the level of the output clock signal CLK_O. The period of the DLL clock signal DLL_CLK is generated. Even when is changed, the delay value of the output clock signal CLK_O is adjusted and input so that the counting initialization signal RST_CNT is activated at a predetermined time.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.In the above, the specific description was made according to the embodiment of the present invention. Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.For example, the configuration of an active high or an active low to indicate an activation state of a signal and a circuit may vary according to embodiments. In addition, the configuration of the logic gate may be changed as necessary to implement the same function. That is, the negative logical means, the negative logical sum means, etc. may be configured through various combinations such as NAND GATE, NOR GATE, and INVERTER. Such a change in the circuit is too many cases, and the change can be easily inferred by a person skilled in the art, so the enumeration thereof will be omitted.

도 1은 종래기술의 집적회로에 대한 구성도이다.1 is a block diagram of an integrated circuit of the prior art.

도 2는 본 발명의 제1 실시예에 따른 집적회로의 구성도이다.2 is a configuration diagram of an integrated circuit according to a first embodiment of the present invention.

도 3은 본 발명의 제2 실시예에 따른 집적회로의 구성도이다.3 is a configuration diagram of an integrated circuit according to a second embodiment of the present invention.

도 4는 본 발명의 제3 실시예에 따른 집적회로의 구성도이다.4 is a configuration diagram of an integrated circuit according to a third embodiment of the present invention.

도 5는 초기화 신호생성부의 실시예에 따른 회로도이다.5 is a circuit diagram according to an embodiment of the initialization signal generator.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

510 : 제1 래칭부(510)510: the first latching part 510

520 : 제2 래칭부(520)520: the second latching portion 520

Claims (9)

삭제delete 외부클럭신호의 주기를 검출하기 위한 클럭주기 검출부;A clock period detector for detecting a period of the external clock signal; DLL(Delay Locked Loop, DLL)클럭신호를 지연시키며, 상기 클럭주기 검출부의 출력신호에 응답하여 지연값이 조절되는 터미네이션 제어경로의 지연요소를 모델링한 지연 모델링부;A delay modeling unit for delaying a DLL (Delay Locked Loop) clock signal and modeling a delay element of a termination control path whose delay value is adjusted in response to an output signal of the clock period detection unit; 상기 지연 모델링부의 출력클럭신호를 카운팅 하기 위한 제1 카운팅부;A first counting unit for counting an output clock signal of the delay modeling unit; 상기 DLL(Delay Locked Loop, DLL)클럭신호를 카운팅 하기 위한 제2 카운팅부;A second counting unit for counting the delay clock signal (DLL); 터미네이션 신호에 응답하여 상기 제1 카운팅부의 기준 카운팅값을 출력하기 위한 기준신호 출력부; 및A reference signal output unit for outputting a reference counting value of the first counting unit in response to a termination signal; And 상기 기준 카운팅값과 상기 제2 카운팅부의 출력카운팅값을 비교하여 예정된 카운팅값 이후에 터미네이션 인에이블 신호를 활성화 하여 출력하기 위한 비교부A comparison unit for activating and outputting a termination enable signal after a predetermined counting value by comparing the reference counting value with the output counting value of the second counting unit; 를 구비하는 집적회로.Integrated circuit comprising a. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제2항에 있어서,The method of claim 2, 상기 제1, 제2 카운팅부는 서로 다른 초기값에서 카운팅 되는 것을 특징으로 하는 집적회로.And the first and second counting units are counted at different initial values. DLL(Delay Locked Loop, DLL)클럭신호의 주기를 검출하기 위한 클럭주기 검출부;A clock cycle detector for detecting a cycle of a DLL (Delay Locked Loop) clock signal; 상기 DLL(Delay Locked Loop, DLL)클럭신호를 예정된 지연모델의 지연값만큼 지연시키되, 상기 클럭주기 검출부의 출력신호에 응답하여 상기 지연값을 변화시키는 클럭지연부;A clock delay unit delaying the delay clock signal by a delay value of a predetermined delay model and changing the delay value in response to an output signal of the clock period detection unit; 출력 초기화 신호를 상기 클럭지연부의 출력클럭신호에 동기시켜 카운팅 초기화 신호를 생성하기 위한 초기화 신호생성부;An initialization signal generator configured to generate a counting initialization signal by synchronizing an output initialization signal with an output clock signal of the clock delay unit; 상기 DLL(Delay Locked Loop, DLL)클럭신호를 카운팅 하며 상기 카운팅 초기화 신호에 응답하여 초기화 되는 제1 카운팅부;A first counting unit which counts the delay clock signal and initializes in response to the counting initialization signal; 외부클럭신호를 카운팅 하며 상기 카운팅 초기화 신호에 응답하여 초기화 되는 제2 카운팅부; 및A second counting unit counting an external clock signal and initialized in response to the counting initialization signal; And 상기 제1 카운팅부의 제1 출력카운팅값과 상기 제2 카운팅부의 제2 출력카운팅값을 비교하여 예정된 카운팅값 이후에 출력 인에이블 신호를 활성화하여 출력하기 위한 비교부A comparison unit for activating and outputting an output enable signal after a predetermined counting value by comparing a first output counting value of the first counting unit with a second output counting value of the second counting unit 를 구비하는 집적회로.Integrated circuit comprising a. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제4항에 있어서,5. The method of claim 4, 상기 제1, 제2 카운팅부는 서로 다른 초기값에서 카운팅 되는 것을 특징으로 하는 집적회로.And the first and second counting units are counted at different initial values. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제4항에 있어서,5. The method of claim 4, 상기 초기화 신호생성부는,The initialization signal generator, 제어신호 및 상기 클럭지연부의 출력클럭신호에 응답하여 상기 출력 초기화 신호를 래칭하기 위한 제1 래칭부와,A first latching unit for latching the output initialization signal in response to a control signal and an output clock signal of the clock delay unit; 상기 제어신호 및 상기 클럭지연부의 출력클럭신호에 응답하여 상기 제1 래칭부에서 출력되는 신호를 래칭하기 위한 제2 래칭부A second latching unit for latching a signal output from the first latching unit in response to the control signal and an output clock signal of the clock delay unit; 를 포함하는 것을 특징으로 하는 집적회로.Integrated circuit comprising a. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 상기 제1 래칭부는,The first latching unit, 상기 클럭지연부의 출력클럭신호를 반전시키기 위한 제1 인버터;A first inverter for inverting the output clock signal of the clock delay unit; 상기 출력 초기화 신호를 입력으로 하며 상기 제1 인버터에서 출력되는 신호에 응답하는 제1 스위치;A first switch receiving the output initialization signal as an input and responsive to a signal output from the first inverter; 상기 제어신호 및 상기 제1 인버터에서 출력되는 신호에 응답하여 상기 제1 스위치에서 출력되는 신호를 래칭하기 위한 제1 래치; 및A first latch for latching a signal output from the first switch in response to the control signal and a signal output from the first inverter; And 상기 제1 래치에서 출력되는 신호를 반전시키기 위한 제2 인버터를 포함하는 것을 특징으로 하는 집적회로.And a second inverter for inverting the signal output from the first latch. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제7항에 있어서,The method of claim 7, wherein 상기 제2 래칭부는,The second latching unit, 상기 제2 인버터에서 출력되는 신호를 입력으로 하며 상기 제1 인버터에서 출력되는 신호에 응답하는 제2 스위치와,A second switch inputting a signal output from the second inverter and responding to a signal output from the first inverter; 상기 제어신호 및 상기 제1 인버터에서 출력되는 신호에 응답하여 상기 제2 스위치에서 출력되는 신호를 래칭하기 위한 제2 래치를 포함하는 것을 특징으로 하는 집적회로.And a second latch for latching a signal output from the second switch in response to the control signal and a signal output from the first inverter. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 상기 제1, 제2 스위치는 서로 반대의 활성화 레벨로 제어되는 것을 특징으로 하는 집적회로.And wherein the first and second switches are controlled at opposite activation levels.
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KR100308068B1 (en) 1998-06-30 2001-10-19 박종섭 Pulse generator
KR100706836B1 (en) * 2006-06-07 2007-04-13 주식회사 하이닉스반도체 Apparatus and method for generating pulse

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308068B1 (en) 1998-06-30 2001-10-19 박종섭 Pulse generator
KR100706836B1 (en) * 2006-06-07 2007-04-13 주식회사 하이닉스반도체 Apparatus and method for generating pulse

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