KR100307404B1 - Serial data combiner of channel card in radio port of the mobile communication system - Google Patents

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Abstract

본 발명은 DCS 또는 PCS 등의 CDMA 방식을 적용한 이동통신 시스템의 기지국내 채널 카드로부터 출력되는 2중으로 디먹스된 직렬 데이터열에 대하여 병렬로 변환하지 않고 2중 직렬 데이터열을 직접 컴바이닝함으로써 로직을 줄일 수 있도록 한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치에 관한 것으로, A라는 채널 카드와 B라는 채널 카드에서 출력되는 짝수 비트열의 직렬 데이터와 홀수 비트열의 직렬 데이터, 그리고 궤환되는 캐리를 입력하여 카운트 신호의 값에 따라 2비트 전가산기로 출력하고, 이어 2비트 전가산기에서 짝수 비트열의 직렬 데이터를 상호 가산하고, 이때 발생하는 캐리와 홀수 비트열의 직렬 데이터 상호를 가산하여 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 클럭 신호에 따라 D 플립플롭으로 출력하며, 이 D 플립플롭에서 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 래치한 후, S/P 변환부를 통해 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값을 병렬로 변환하고, 상기 캐리를 데이터 제어부에 궤환 출력하도록 함을 특징으로 한다.The present invention reduces the logic by directly combining the dual serial data stream without converting in parallel to the double demux serial data stream output from the channel card in the base station of the mobile communication system employing the CDMA scheme such as DCS or PCS. The present invention relates to a serial data combiner device of a channel card in a base station of a mobile communication system, wherein the serial data of an even bit string and the serial data of an odd bit string output from a channel card called A and a channel card called B, and a carry carried back. And outputs to the 2-bit full adder according to the value of the count signal, and then adds the serial data of even bit strings to each other in the 2-bit full adder, and adds the serial data of the odd bit strings to each other. Clock output of serial data result and odd bit string serial data result and carry Outputs to D flip-flop according to the arc, and latches serial data result of even bit string, serial data result of odd bit string and carry in this D flip flop, and then serial data result of even bit string through S / P converter. And converting the serial data result values of the and odd bit strings in parallel and feeding the carry back to the data controller.

Description

이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치 {Serial data combiner of channel card in radio port of the mobile communication system}Serial data combiner of channel card in base station of mobile communication system {Serial data combiner of channel card in radio port of the mobile communication system}

본 발명은 디지털 셀룰라 시스템(Digital Cellular System ; 이하, 'DCS'라칭함) 또는 개인 휴대통신 시스템(Personal Communication System ; 이하, 'PCS'라 칭함) 등의 CDMA(Code Division Multiple Access) 방식을 적용한 이동통신 시스템의 기지국에 있어서, 채널 카드(Channel Card)로부터 출력되는 2중으로 디먹스(Demux)된 직렬(Serial) 데이터열에 대하여 병렬(Parallel)로 변환하지 않고 2중 직렬 데이터열을 직접 컴바이닝(Combining)함으로써 로직(Logic)을 줄일 수 있도록 한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치에 관한 것이다.The present invention is a mobile communication system employing a code division multiple access (CDMA) scheme such as a digital cellular system (hereinafter referred to as 'DCS') or a personal communication system (hereinafter referred to as 'PCS'). In a base station of a communication system, directly combining a dual serial data string without converting the parallel demuxed serial data string output from a channel card into parallel. The present invention relates to a serial data combiner device of a channel card in a base station of a mobile communication system to reduce logic.

일반적으로 DCS, PCS 등의 CDMA 방식을 적용한 이동통신 시스템의 기지국에서는 가산회로, 즉 컴바이너(Combiner)를 통해 셀 사이트 모뎀(Cell Site Modem ; 이하, 'CSM'이라 칭함)을 사용하는 채널 카드에서 출력되는 순방향 데이터를 가산하도록 되어 있다.In general, in a base station of a mobile communication system employing a CDMA scheme such as DCS and PCS, a channel card using a cell site modem (hereinafter, referred to as a 'CSM') through an adder circuit, that is, a combiner The forward data output from is added.

즉, 종래에는 채널 카드내 CSM에서 출력되는 순방향 데이터를 가산할 경우, 먼저 CSM에서 출력되는 2중으로 디먹스된 직렬 데이터열을 병렬 데이터로 변환한 다음, 이 변환된 병렬 데이터를 가산하도록 한다.That is, conventionally, when adding forward data output from the CSM in the channel card, first convert the double demuxed serial data string output from the CSM into parallel data, and then add the converted parallel data.

그러나, 상기와 같은 병렬 컴바이너 장치를 이용한 순방향 데이터의 컴바이닝 방법은 많은 로직을 사용하게 되어 보다 많은 비용이 소요되고, 회로가 복잡해지는 문제점이 있었다.However, the method of combining the forward data using the parallel combiner device as described above uses a lot of logic, which requires more cost and complicated circuit.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 DCS, PCS 등의 CDMA 방식을 적용한 이동통신 시스템의 기지국내 채널 카드로부터출력되는 2중으로 디먹스된 직렬 데이터열에 대하여 병렬로 변환하지 않고 2중 직렬 데이터열을 직접 컴바이닝함으로써 종래 병렬 컴바이너 장치보다 구성이 간단하고 로직 수를 줄일 수 있도록 한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치를 제공하는 데에 있다.The present invention has been made to solve the above problems, the object of which is to convert in parallel to the double demux serial data string output from the channel card in the base station of the mobile communication system applying the CDMA method such as DCS, PCS, etc. In order to provide a serial data combiner device of a channel card in a base station of a mobile communication system, by directly combining the dual serial data streams, the configuration is simpler than the conventional parallel combiner device, and the number of logics can be reduced. have.

도 1은 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치의 블록 구성도,1 is a block diagram of a serial data combiner device of a channel card in a base station of a mobile communication system according to the present invention;

도 2는 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치에 적용되는 타이밍도,2 is a timing diagram applied to a serial data combiner device of a channel card in a base station of a mobile communication system according to the present invention;

도 3은 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치를 N개의 채널 카드에 적용한 경우의 블록 구성도.3 is a block diagram of a case where a serial data combiner device of a channel card in a base station of a mobile communication system according to the present invention is applied to N channel cards.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

1 : 타이밍 제어부 2 : 데이터 제어부1: timing controller 2: data controller

3 : 2비트 전가산기4 : D 플립플롭3: 2 bit full adder 4: D flip-flop

5 : S/P 변환부6-1∼6-5 : 제1∼제5 가산부5: S / P conversion section 6-1 to 6-5: First to fifth adding section

이러한 목적을 달성하기 위한 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치는, A라는 채널 카드와 B라는 채널 카드에서 출력되는 짝수 비트열의 직렬 데이터와 홀수 비트열의 직렬 데이터, 그리고 궤환되는 캐리를 입력하여 카운트 신호의 값에 따라 2비트 전가산기로 출력하고, 이어 2비트 전가산기에서 짝수 비트열의 직렬 데이터를 상호 가산하고, 이때 발생하는 캐리와 홀수 비트열의 직렬 데이터 상호를 가산하여 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 클럭 신호에 따라 D 플립플롭으로 출력하며, 이 D 플립플롭에서 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 래치한 후, S/P 변환부를 통해 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값을 병렬로 변환하고, 상기 캐리를 데이터 제어부에 궤환 출력하도록 함을 특징으로 한다.The serial data combiner device of the channel card in the base station of the mobile communication system according to the present invention for achieving the above object, the serial data of the even bit string and the serial data of the odd bit string output from the channel card of A and the channel card of B; Inputs the carry back and outputs it to the 2-bit full adder according to the value of the count signal, and then adds the even-numbered serial data to each other in the 2-bit full-adder, and generates the carry data and the serial data of the odd-bit strings. Add and output serial data result of even bit string and serial data result and carry of odd bit string to D flip-flop according to the clock signal.In this D flip-flop, serial data result of even bit string and serial data result of odd bit string After latching the value and the carry, the S / P converter converts the serial data And converting the serial data result values of the odd bit strings in parallel and feeding the carry back to the data controller.

이하, 첨부된 도면을 참고하여 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치의 구성 및 동작을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation of the serial data combiner device of the channel card in the base station of the mobile communication system according to the present invention.

도 1은 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치의 블록 구성도로서, 외부에서 CSM으로 입력되는 시스템클럭(SYS_CLK)과 이븐 세컨드 클럭(/PP2S)에 따라 컴바이너 장치의 각 구성으로 클럭 신호를 공급하고, 8진 카운터(Counter)를 구현하여 직렬 데이터의 워드(Word)의 경계를 알 수 있게 해주는 카운트 신호를 컴바이너 장치의 각 구성으로 공급하는 타이밍(Timing) 제어부(1)와, 2개(A 와 B)의 채널 카드에서 출력되는 짝수(Even) 비트열의 직렬 데이터(A_E,B_E)와 홀수(Odd) 비트열의 직렬 데이터(A_O,B_O), 그리고 D 플립플롭에서 출력되는 캐리(Carry)를 입력하여 상기 타이밍 제어부(1)에서 출력되는 카운트 신호의 값에 따라 상기 직렬 데이터 및 캐리를 출력하는 데이터 제어부(2)와, 상기 데이터 제어부(2)에서 출력되는 짝수 비트열의 직렬 데이터(A_E,B_E)를 상호 가산하고, 이때 발생하는 캐리와 홀수 비트열의 직렬 데이터(A_O,B_O)를 상호 가산하여 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 상기 타이밍 제어부(1)에서 출력되는 클럭 신호에 따라 출력하는 2비트 전가산기(Full Adder)(3)와, 상기 2비트 전가산기(3)에서 출력되는 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 래치한 다음 출력하고, 상기 캐리를 상기 데이터 제어부(2)에 출력하는 D 플립플롭(Flip Flop)(4)과, 상기 D 플립플롭(4)에서 출력되는 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값을 병렬로 변환하여 출력하는 S/P 변환부(5)로 구성된다.1 is a block diagram of a serial data combiner device of a channel card in a base station of a mobile communication system according to the present invention, and is based on a system clock (SYS_CLK) and an even second clock (/ PP2S) input to an external CSM. Timing for supplying a clock signal to each component of the binner device, and supplying a count signal to each component of the combiner device to realize an octal counter so that the boundary of the word of serial data can be known. (Timing) The control unit 1, serial data A_E, B_E of even bit strings and serial data A_O, B_O of odd bit strings, output from two (A and B) channel cards, And a data controller 2 for inputting a carry output from the D flip-flop to output the serial data and the carry according to the value of the count signal output from the timing controller 1, and the data controller 2; Even bits output from Add serial data (A_E, B_E) of each other, and add the carry and serial data (A_O, B_O) of odd bit strings to each other to obtain serial data result values of even bit strings and serial data result values and carry of odd bit strings. The two-bit full adder 3 outputs according to the clock signal output from the timing controller 1, the serial data result value of the even bit string output from the two-bit full adder 3, and the odd bit string. Latches and outputs a serial data result value and a carry, and outputs the carry to the data controller 2, and an even bit string output from the D flip-flop 4. The S / P converter 5 converts the serial data result value and the serial data result value of the odd bit string in parallel and outputs the result.

상기와 같이 구성된 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치의 동작을 도 2의 타이밍도를 참고하여 설명하면 다음과 같다.The operation of the serial data combiner device of the channel card in the base station of the mobile communication system according to the present invention configured as described above will be described with reference to the timing diagram of FIG.

여기서, 도 2의 (가)와 (나)는 외부에서 공급되는 CSM과 동기된 시스템 클럭 및 이븐 세컨드 클럭으로, CSM은 상기 두 클럭에 동기되어 도 2의 (다) 및 (라)와 같은 2중으로 디먹스된 직렬 데이터를 발생시킨다.Here, (a) and (b) of FIG. 2 are system clocks and even second clocks synchronized with externally supplied CSMs, and CSMs are synchronized with the two clocks, such as (c) and (d) of FIG. Generates demuxed serial data.

상기 CSM은 16 비트의 데이터, 즉 b0∼b15의 데이터를 병렬로 출력하지 않고 직렬로 출력시키는데, 일반적인 직렬 데이터를 한 열로 출력하지 않고 2열로, 즉 짝수 비트열(b0,b2,b4,b6,b8,b10,b12,b14)과 홀수 비트열(b1,b3,b5,b7,b9,b11, b13,b15)로 디먹싱하여 출력한다.The CSM outputs 16 bits of data, i.e., b0 to b15, in parallel without outputting in parallel. Demuxed into b8, b10, b12, b14 and odd bit strings b1, b3, b5, b7, b9, b11, b13, b15 and output.

이때, b15는 홀수 패리티 비트(Odd Parity Bit)이고, b14는 사인 비트(Sign Bit)이며, 이러한 데이터는 2'S 컴플리먼트 포맷(Complement Format)이다.In this case, b15 is an odd parity bit, b14 is a sign bit, and this data is a 2'S complement format.

도 2의 (다) 및 (라)에서 A_E는 A라는 채널 카드에서 출력되는 짝수 비트열로서, 0,2,4,6,8,10,12,S는 각각 b0,b2,b4,b6,b8,b10,b12,사인 비트를 의미하고, A_O는 A라는 채널 카드에서 출력되는 홀수 비트열로서, 1,3,5,7,9,11,13,P는 각각 b1,b3,b5,b7,b9,b11,b13,패리티 비트를 의미한다.2 (a) and (d), A_E is an even bit string output from a channel card called A, and 0, 2, 4, 6, 8, 10, 12, and S are b0, b2, b4, b6, b8, b10, b12, sign bits, A_O is an odd bit string output from the channel card A, 1, 3, 5, 7, 9, 11, 13, P is b1, b3, b5, b7, respectively , b9, b11, b13, and parity bits.

그리고, B_E,B_O는 각각 B라는 채널 카드의 짝수 비트열, 홀수 비트열을 의미한다.In addition, B_E and B_O mean an even bit string and an odd bit string of the channel card B, respectively.

상기 도 2의 타이밍도를 살펴보면, 도 2 (나)의 이븐 세컨드 클럭이 로우(Low)이고, 도 2 (가)의 시스템 클럭이 폴링(Falling)일 경우 한 워드의 시작점이 된다.Referring to the timing diagram of FIG. 2, when the even second clock of FIG. 2B is low and the system clock of FIG. 2A is falling, the start point of one word is shown.

즉, 도 2 (마)의 카운트 신호의 값이 '0'이 되고 8진 다운 카운트함으로써 카운트 신호의 값이 '0'이면 항상 한 워드의 시작을 의미하게 된다.That is, when the value of the count signal of FIG.

먼저, 타이밍 제어부(1)는 외부에서 CSM과 동기된 시스템 클럭과 이븐 세컨드 클럭을 입력받게 되는데, 이러한 시스템 클럭은 상기 2비트 전가산기(3), D 플립플롭(4), S/P 변환부(5)에 공급되어 각 구성의 클럭 신호로 사용된다.First, the timing controller 1 receives an external second clock and an even clock which are synchronized with the CSM. The system clock is the 2-bit full adder 3, the D flip-flop 4, and the S / P converter. It is supplied to (5) and used as a clock signal of each component.

그리고 이븐 세컨드 클럭은 시스템 클럭과 함께 직렬 데이터의 워드의 경계를 알 수 있게 해주며, 8진 카운터를 구동하여 도 2의 (마)와 같이 '0'부터 다운 카운트한다.The even second clock, together with the system clock, allows the word boundary of the serial data to be known, and drives an octal counter to count down from '0' as shown in FIG.

도 2의 (마)에 도시된 바와 같이 카운트 신호의 값이 '0'인 경우 16비트의 한 워드의 시작을 나타낸다.As shown in (e) of FIG. 2, when the value of the count signal is '0', it indicates the start of one word of 16 bits.

이어, 데이터 제어부(1)는 A라는 채널 카드와 B라는 채널 카드에서 출력되는 짝수 비트열의 직렬 데이터(A_E,B_E)와 홀수 비트열의 직렬 데이터(A_O,B_O), 그리고 상기 D 플립플롭(4)에서 출력되는 캐리를 입력받아 상기 타이밍 제어부(1)에서 출력되는 카운트 신호의 값에 따라 2가지 기능을 수행한다.Subsequently, the data control unit 1 performs serial data A_E and B_E of even bit strings, serial data A_O and B_O of odd bit strings, and the D flip-flop 4 output from a channel card A and a channel card B. Receives a carry output from the and performs two functions according to the value of the count signal output from the timing controller (1).

즉, 첫 번째는 캐리를 D 플립플롭(4)에서 입력받는 경우 상기 타이밍 제어부(1)에서 출력되는 카운트 신호의 값이 '0'이면 한 워드의 시작, 즉 최하위 비트이므로 '0'을 그대로 2비트 전가산기(3)에 출력하고, 상기 카운트 신호의 값이 '0'이 아니면 하위단에서 발생된 캐리이므로 그대로 상기 2비트 전가산기(3)에 출력한다.That is, in the first case, when the carry is received from the D flip-flop 4, if the count signal output from the timing controller 1 is '0', the start of one word, that is, the least significant bit, is equal to 2 If the value of the count signal is not '0', it is output to the two-bit full adder 3 as it is a carry generated at the lower end.

두 번째 기능은 채널 카드에서 입력되는 데이터중 패리티 비트를 사인 비트와 동일하게 하여 패리티 비트가 없는 16비트 데이터로 확장시켜 줌으로써 2배의 채널 카드 출력을 가산할 수 있다.The second function is to add the double channel card output by extending the parity bit among the data input from the channel card to the 16 bit data without the parity bit by making the parity bit the same as the sine bit.

상기 2비트 전가산기(3)는 상기 데이터 제어부(2)에서 출력되는 채널 카드의 직렬 데이터중 A채널의 짝수 비트열의 직렬 데이터(A_E)와 B채널의 짝수 비트열의 직렬 데이터(B_E)를 가산하고, 이때 발생하는 캐리와, 상기 데이터 제어부(2)에서 출력되는 채널 카드의 직렬 데이터중 A채널의 홀수 비트열의 직렬 데이터(A_O)와, B채널의 홀수 비트열의 직렬 데이터(B_O)를 가산한다.The 2-bit full adder 3 adds the serial data A_E of the even bit string of the A channel and the serial data B_E of the even bit string of the B channel among the serial data of the channel card output from the data control unit 2, The carry generated at this time, the serial data A_O of the odd bit string of the A channel, and the serial data B_O of the odd bit string of the B channel, are added among the serial data of the channel card output from the data control unit 2.

이후 상기 가산과정에 따라 발생되는 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 최종 캐리를 상기 타이밍 제어부(1)에서 출력되는 클럭 신호에 동기시켜 상기 D 플립플롭(4)으로 출력한다.Thereafter, the serial data result value of the even bit string, the serial data result value of the odd bit string, and the final carry generated in accordance with the addition process are output to the D flip-flop 4 in synchronization with the clock signal output from the timing controller 1. do.

이에 따라, 상기 D 플립플롭(4)은 상기 2비트 전가산기(3)에서 출력되는 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 최종 캐리를 래치한 다음, 상기 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값을 S/P 변환부(5)로 출력하고, 상기 최종 캐리를 상기 데이터 제어부(2)에 각각 출력한다.Accordingly, the D flip-flop 4 latches the serial data result value of the even bit string and the serial data result value of the odd bit string and the final carry output from the 2-bit full adder 3, and then serializes the even bit string. The data result value and the serial data result value of the odd bit string are output to the S / P converter 5, and the final carry is output to the data controller 2, respectively.

그러면, 상기 S/P 변환부(5)에서는 상기 D 플립플롭(4)에서 출력되는 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값, 즉 2중으로 디먹스된 직렬 데이터열을 병렬로 변환하여 다음단으로 출력한다.Then, the S / P converter 5 parallelly outputs the serial data result value of the even bit string and the serial data result value of the odd bit string, that is, the double demux serial data string output from the D flip-flop 4 in parallel. Convert and output to the next stage.

그리고, 상기 D 플립플롭(4)에서 출력되는 캐리는 상기 데이터 제어부(2)에 보내져 다음 비트열에 가산되도록 한다.The carry output from the D flip-flop 4 is sent to the data control unit 2 to be added to the next bit string.

도 3은 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치를 N개의 채널 카드에 적용한 경우의 블록 구성도로서, 본 발명을3매 이상의 채널 카드에 적용할 수 있는 예를 보인 블록 구성도이다.3 is a block diagram of a case where a serial data combiner device of a channel card in a base station of a mobile communication system according to the present invention is applied to N channel cards, and an example in which the present invention can be applied to three or more channel cards. It is a block diagram showing.

상기 제1∼제5 가산부(6-1∼6-5)는 데이터 제어부(2)와, 2비트 전가산기(3)와, D 플립플롭(4)을 포함하여 구성된 것이며, 채널1∼채널N은 N개의 채널을 의미하고, ST:1∼ST:K은 가산하는 각 단을 의미한다.The first to fifth adders 6-1 to 6-5 include a data control unit 2, a 2-bit full adder 3, and a D flip-flop 4. N means N channels, and ST: 1 to ST: K mean each stage to add.

도 3에 도시된 바와 같이 채널1과 채널2의 출력은 ST:1의 제1 가산부(6-1)에서 서로 가산되고, 채널N-1과 채널N의 출력은 ST:1의 제2 가산부(6-2)에서 가산되어진다.As shown in Fig. 3, the outputs of channel 1 and channel 2 are added to each other in the first adder 6-1 of ST: 1, and the outputs of channel N-1 and channel N are second additions of ST: 1. It is added in the part 6-2.

이어, ST:2의 각 제3 가산부(6-3)와 제4 가산부(6-4)는 ST:1의 제1 가산부(6-1) 및 제2 가산부(6-2)에서 출력되는 데이터들을 가산하는 등, 이러한 가산 동작의 반복을 통해 최종 ST:K의 제5 가산부(6-5)에서는 ST:K-1에서의 출력 데이터를 가산하여 최종 가산 결과 데이터를 S/P 변환부(5)로 출력한다.Subsequently, each of the third and fourth adding units 6-3 and 6-4 of ST: 2 includes the first adding unit 6-1 and the second adding unit 6-2 of ST: 1. By repeating the addition operation such as adding the data outputted from S, the fifth adder 6-5 of the final ST: K adds the output data from ST: K-1 to add the final addition result data to S /. Output to the P converter 5.

그러면 상기 S/P 변환부(5)에서는 입력된 직렬 데이터를 병렬 데이터로 변환한다.The S / P converter 5 then converts the input serial data into parallel data.

그리고, 타이밍 제어부(1)는 도 1에서와 같이 동일한 기능을 수행하게 되는데, 이때 제1 가산부(6-1)내 데이터 제어부는 도 1에서와 같이 동일한 기능을 수행하지만 단지 워드 경계가 각 ST마다 다르기 때문에 캐리 처리 방식이 카운트 신호의 값에 따라 일률적으로 적용되지 않을 뿐만 아니라 패리티 처리도 ST:1에서만 수행하게 된다.Then, the timing controller 1 performs the same function as in FIG. 1, where the data controller in the first adder 6-1 performs the same function as in FIG. Since different carry processing methods are not applied uniformly depending on the value of the count signal, parity processing is performed only at ST: 1.

이상, 상기 설명에서와 같이 본 발명은 채널 카드내 CSM에서 출력되는 2중의디먹스된 직렬 데이터열을 병렬 데이터로 변환하지 않고 직접 컴바이닝한 다음에 병렬 데이터로 변환하여 줌으로써 종래의 병렬 컴바이너 장치보다 구성을 단순화시키고 로직의 수를 대폭 감소시킬 수 있어 시스템을 경제적으로 구현할 수 있게 되는 효과가 있다.As described above, the present invention provides a conventional parallel combiner by directly converting the dual demuxed serial data output from the CSM in the channel card into parallel data without directly converting the serial demux data stream into parallel data. This simplifies configuration and significantly reduces the number of logics than devices, making the system economical.

또한 많은 양의 채널 카드의 출력을 가산하는 데에도 그 효과가 매우 큰 장점이 있다.It is also very effective in adding the output of a large amount of channel cards.

Claims (2)

CDMA 방식을 적용한 이동통신 시스템의 순방향 경로상에서 기지국의 CSM을 사용하는 채널 카드의 출력 데이터를 가산하는 컴바이너 장치에 있어서,A combiner device for adding output data of a channel card using a CSM of a base station on a forward path of a mobile communication system employing a CDMA method, 외부에서 CSM으로 입력되는 시스템 클럭(SYS_CLK)과 이븐 세컨드 클럭(/PP2S)에 따라 컴바이너 장치의 각 구성으로 클럭 신호를 공급하고, 8진 카운터를 구현하여 직렬 데이터의 워드의 경계를 알 수 있게 해주는 카운트 신호를 컴바이너 장치의 각 구성으로 공급하는 타이밍 제어부와, 2개(A 와 B)의 채널 카드에서 출력되는 짝수 비트열의 직렬 데이터(A_E,B_E)와 홀수 비트열의 직렬 데이터(A_O,B_O), 그리고 D 플립플롭에서 출력되는 캐리를 입력하여 상기 타이밍 제어부에서 출력되는 카운트 신호의 값에 따라 상기 직렬 데이터 및 캐리를 출력하는 데이터 제어부와, 상기 데이터 제어부에서 출력되는 짝수 비트열의 직렬 데이터(A_E,B_E)를 상호 가산하고, 이때 발생하는 캐리와 홀수 비트열의 직렬 데이터(A_O,B_O)를 상호 가산하여 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 상기 타이밍 제어부에서 출력되는 클럭 신호에 따라 출력하는 2비트 전가산기와, 상기 2비트 전가산기에서 출력되는 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 래치한 다음 출력하고, 상기 캐리를 상기 데이터 제어부에 출력하는 D 플립플롭과, 상기 D 플립플롭에서 출력되는 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값을 병렬로 변환하여 출력하는 S/P 변환부로 구성됨을 특징으로 하는 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치.The clock signal is supplied to each component of the combiner device according to the system clock (SYS_CLK) and even second clock (/ PP2S) input from the external CSM, and the octal counter is implemented to determine the boundary of the word of the serial data. A timing controller for supplying a count signal to each component of the combiner device, an even bit string serial data (A_E, B_E) and an odd bit string serial data (A_O) output from two (A and B) channel cards. , B_O), and a data controller for inputting a carry output from the D flip-flop and outputting the serial data and the carry according to the value of the count signal output from the timing controller, and serial data of an even bit string output from the data controller. (A_E, B_E) are added to each other, and the resultant carry data and the serial data (A_O, B_O) of odd bit strings are added to each other, resulting in serial data of even bit strings. A 2-bit full adder for outputting serial data result values and a carry of odd bit strings according to a clock signal output from the timing controller, a serial data result value for even bit strings output from the 2-bit full adder, and a serial data result for odd bit strings Latches and outputs a value and a carry, and converts the D flip-flop outputting the carry to the data control unit and the serial data result of the even bit string and the serial data result of the odd bit string outputted in the D flip-flop in parallel. A serial data combiner device of a channel card in a base station of a mobile communication system, characterized by comprising a S / P conversion unit for outputting. 제1항에 있어서, 상기 데이터 제어부와, 2비트 전가산기와, D 플립플롭을 포함하여 구성되어, 채널1에서 채널N까지 두 개씩 짝지어 이 두 개의 채널 카드에서 출력되는 직렬 데이터열을 가산하는 ST:1의 제1,2 가산부와, 상기 데이터 제어부와, 2비트 전가산기와, D 플립플롭을 포함하여 구성되어, 상기 제1 가산부에서 제2 가산부까지 두 개씩 짝지어 두 개의 가산부에서 출력되는 데이터를 다시 가산하는 ST:2의 제3,4 가산부 및 상기 데이터 제어부와, 2비트 전가산기와, D 플립플롭을 포함하여 구성되어, ST:K-1의 두 개의 가산부에서 출력되는 데이터를 최종적으로 가산하는 ST:K의 제5 가산부를 더 포함하여 구성함으로써 3매 이상의 채널 카드에서 출력되는 직렬 데이터를 컴바이닝함을 특징으로 하는 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치.2. The apparatus of claim 1, further comprising a data control unit, a 2-bit full adder, and a D flip-flop to add a serial data string output from the two channel cards by pairing them from channel 1 to channel N. A first and second adders of ST: 1, the data control unit, a 2-bit full adder, and a D flip-flop, and add two pairs from the first adder to the second adder A third adder of ST: 2 which adds the data outputted from the sub-unit again, the data control unit, a 2-bit full adder and a D flip-flop, and two adders of ST: K-1. And serially outputting serial data output from three or more channel cards by further comprising a fifth adder of ST: K, which finally adds the data output from the serial communication channel. Data com Inner unit.
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* Cited by examiner, † Cited by third party
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KR100355295B1 (en) * 2000-12-06 2002-10-11 주식회사 하이닉스반도체 Interface device and method between channel card and if board in bts

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