KR100304954B1 - swart power device and method for fabricating the same - Google Patents
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Abstract
본 발명은 기생 바이폴라 트랜지스터의 베이스 영역에 해당하는 P-Dwell의 도즈량을 증가하여 넓은 SOA(Safe Operation Area)를 확보하고 전류 구동 특성을 향상시킬 수 있도록한 스마트 파워 소자 및 그의 제조 방법에 관한 것으로, 그 구성은 제 1 도전형 반도체 기판내에 형성된 제 2 도전형 드리프트 영역과,상기 제 2 도전형 드리프트 영역에 이웃하여 서로 다른 제 1,2 이온 주입 에너지와 제 1,2 도즈량으로 제 1,2차 이온 주입되어 형성되는 제 1 도전형 Deep-well 영역과,상기 제 1 도전형 Deep-well 영역내에 형성되는 소오스 영역,바디 콘택 영역과,상기 제 2 도전형 드리프트 영역내에 형성되는 드레인 영역과,전면에 형성되는 절연층들 그리고 그층들사이에 게재되어 형성되는 게이트 전극층과,상기 게이트 전극층의 일측 모서리와 상기 제 2 도전형 드리프트 영역의 상측에 형성되는 필드 플레이트를 포함하여 구성된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a smart power device and a method of manufacturing the same, which increase the dose of the P-dwell corresponding to the base region of the parasitic bipolar transistor to secure a wide safe operation area (SOA) and improve current driving characteristics. The second conductive type drift region is formed in the first conductive semiconductor substrate, and the first and second ion implantation energy and the first and second dose amounts are respectively adjacent to the second conductive drift region. A first conductivity type deep-well region formed by secondary ion implantation, a source region formed in the first conductivity type deep-well region, a body contact region, and a drain region formed in the second conductivity type drift region; A gate electrode layer formed between the insulating layers formed on the front surface and between the layers; and a corner of one side edge of the gate electrode layer and the second conductivity type drift region. It is configured to include a field plate formed on the upper side.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 기생 바이폴라 트랜지스터의 베이스 영역에 해당하는 p형 Deep-well의 도즈량을 증가하여 넓은 SOA(Safe Operation Area)를 확보하고 전류 구동 특성을 향상시킬 수 있도록한 스마트 파워소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to increase the dose of a p-type deep-well corresponding to a base region of a parasitic bipolar transistor, thereby securing a wide safety operation area (SOA) and improving current driving characteristics. A power device and a method for manufacturing the same.
일반적으로 파워 MOSFET는 다른 반도체 소자에 비해 우수한 스위칭 속도를 가지고 있으며, 비교적 내압이 낮은 300V 이하의 소자에서는 ON 저항이 낮다는 특성을 가지고 있으므로 고전압 수평형(Lateral) 파워 MOSFET는 고집적용 파워 소자로 주목받고 있다.In general, power MOSFETs have better switching speeds than other semiconductor devices, and the ON resistance is low in devices with less than 300V, which have relatively low breakdown voltage, so high voltage horizontal power MOSFETs are considered as high-integration power devices. I am getting it.
고전압 파워 소자들로는 DMOSFET(Double-diffused MOSFET), 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor;IGBT),EDMOSFET(Extended Drain MOSFET),LDMOSFET(Lateral Double-Diffused MOSFET)등이 있다.High-voltage power devices include a double-diffused MOSFET (DMOSFET), an insulated gate bipolar transistor (IGBT), an extended drain MOSFET (EDMOSFET), and a lateral double-diffused MOSFET (LDMOSFET).
이하, 첨부된 도면을 참고하여 종래 기술의 스마트 파워 소자에 관하여 설명하면 다음과 같다.Hereinafter, a smart power device according to the related art will be described with reference to the accompanying drawings.
도 1은 종래 기술의 EDMOSFET의 구조 단면도이다.1 is a structural cross-sectional view of a prior art EDMOSFET.
먼저, 종래의 N 채널 EDMOSFET의 구조는 p형 반도체 기판(1)내에 형성되는 p형 Dwell 영역(3)(한번의 이온주입공정으로 형성되는)과, p형 Deep-well 영역(3)내에 형성되는 소오스 영역(5),바디 콘택용 고농도 p형 불순물 영역(6)과, p형 Deep-well 영역(3)에 이웃하여 형성되는 n형 드리프트 영역(2)과, 상기 n형 드리프트 영역(2)내에 형성되는 드레인 영역(4)과, 전면에 형성되는 절연층들(11)과, 절연층들(11)사이에 게재되어 형성되는 게이트 전극(7)과, 상기 게이트 전극(7)의 일측 모서리와 상기 n형 드리프트 영역(2) 상측에 형성되는 필드 플레이트(8)와, 각각 소오스 영역(5),드레인 영역(4)에 콘택되는 소오스 전극(10),드레인 전극(9)으로 구성된다.First, the structure of the conventional N-channel EDMOSFET is formed in the p-type dwell region 3 (formed by one ion implantation process) formed in the p-type semiconductor substrate 1 and in the p-type deep-well region 3. The source region 5, the high concentration p-type impurity region 6 for body contact, the n-type drift region 2 formed adjacent to the p-type deep-well region 3, and the n-type drift region 2 ), A drain region 4 formed in the upper side, insulating layers 11 formed on the front surface, a gate electrode 7 formed between the insulating layers 11, and one side of the gate electrode 7. A field plate 8 formed at an edge and above the n-type drift region 2, and a source electrode 10 and a drain electrode 9 contacting the source region 5, the drain region 4, respectively. .
여기서, 게이트 전극(7)은 게이트 전극(7)의 일측 모서리 부분이 상기 n형 드리프트 영역(2)과 p형 Deep-well 영역(3)의 경계면상에 위치되도록 구성된다.Here, the gate electrode 7 is configured such that one corner portion of the gate electrode 7 is positioned on the boundary surface of the n-type drift region 2 and the p-type deep-well region 3.
상기 소오스 영역(5),드레인 영역(4)은 고농도 n형의 불순물을 주입하여 형성한다.The source region 5 and the drain region 4 are formed by implanting a high concentration of n-type impurities.
그리고 필드 플레이트(8)는 금속 배선 공정시에 상기 게이트 전극(7)의 일측 모서리와 상기 n형 드리프트 영역(2) 상측에 형성되도록 하여 n형 드리프트 영역(2)내에서의 동작시에 발생하는 전계를 분산시켜 높은 브레이크다운 전압을 얻을 수 있도록한 것이다.The field plate 8 is formed at one side edge of the gate electrode 7 and above the n-type drift region 2 during the metal wiring process, so that the field plate 8 is generated during operation in the n-type drift region 2. By distributing the electric field, a high breakdown voltage can be obtained.
이와 같은 구성을 갖는 종래 기술의 스마트 파워 소자는 채널 형성 가능한 Vt이상의 전압을 게이트 전극(7)에 인가하면 p형 Deep-well 영역(3)에 반전층이 형성된다.In the conventional smart power device having such a configuration, an inversion layer is formed in the p-type deep-well region 3 by applying a voltage of Vt or more capable of channel formation to the gate electrode 7.
또한, 드레인 전극(9)에 동작 전압이 인가되면 n형 드리프트 영역(2)이 포화 공핍 상태가 되고 이후 전자(electron)들이 드레인 영역(4)을 통하여 이동하게 된다.In addition, when an operating voltage is applied to the drain electrode 9, the n-type drift region 2 becomes saturated depletion state, and then electrons move through the drain region 4.
이와 같이 파워 소자로 동작하는 과정에서 게이트 전극(7)과 필드 플레이트(8)에는 등전위의 전압이 걸린 상태가 되어 n형 드리프트 영역(2)내의 공핍 영역에서 게이트 전극(7)의 엣지 부분에 집중되는 전계를 분산시키게 된다.In the process of operating as a power device, the gate electrode 7 and the field plate 8 are in an equipotential voltage state, and concentrate on the edge portion of the gate electrode 7 in the depletion region in the n-type drift region 2. Will disperse the electric field.
이는 게이트 전극(7)의 엣지 부분에서 브레이크다운 현상이 일어나는 것을 막게된다.This prevents breakdown from occurring at the edge portion of the gate electrode 7.
그리고 바디 콘택용으로 형성된 고농도 p형 불순물 영역(6)은 바디 콘택을통하여 반도체 기판(1)의 접지 전위를 유지시켜주는 역할을 한다.The high concentration p-type impurity region 6 formed for the body contact serves to maintain the ground potential of the semiconductor substrate 1 through the body contact.
스마트 파워 소자로 동작하기 위해서는 높은 BV 특성이 요구되는데, 이는 n형 드리프트 영역(2)의 도즈량의 적절한 조정과 이에 따른 공핍 영역을 이용하여 전계를 균일하게 분포시키는 것에 의해 가능해진다.In order to operate as a smart power element, a high BV characteristic is required, which is made possible by appropriately adjusting the dose of the n-type drift region 2 and thereby evenly distributing the electric field using the depletion region.
이와 같은 종래 기술의 스마트 파워 소자는 내부에 기생 바이폴라 트랜지스터가 존재하여 소자 동작중에 다음과 같은 문제를 일으킨다.Such a smart power device of the prior art has a parasitic bipolar transistor therein, causing the following problems during device operation.
드레인에 전압이 인가되면 드레인 엣지에서 전계에 의한 이온화 충격에 의해 전자-정공쌍(electron-Hole Pair)이 형성되어 Ihole전류가 흐르게되어 결국 기생 바이폴라 트랜지스터를 Turn On시킬 정도의 Voltage Drop을 유도한다.When voltage is applied to the drain, an electron-hole pair is formed by the ionization shock by the electric field at the drain edge, and an I hole current flows to induce a voltage drop that turns on the parasitic bipolar transistor. .
이는 넓은 SOA(Safe Operation Area)를 확보하지 못해 소자의 동작이 불안정해지는 문제를 일으킨다.This causes a problem that the operation of the device is unstable because it does not have a large safe operation area (SOA).
본 발명은 이와 같은 종래 기술의 스마트 파워 소자의 문제를 해결하기 위하여 안출한 것으로, 기생 바이폴라 트랜지스터의 베이스 영역에 해당하는 P-Dwell의 도즈량을 증가하여 넓은 SOA(Safe Operation Area)를 확보하고 전류 구동 특성을 향상시킬 수 있도록한 스마트 파워 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve such a problem of the smart power device of the prior art, by increasing the dose of the P-Dwell corresponding to the base region of the parasitic bipolar transistor to secure a wide safety operation area (SOA) and current It is an object of the present invention to provide a smart power device and a method for manufacturing the same, which can improve driving characteristics.
도 1은 종래 기술의 EDMOSFET의 구조 단면도1 is a cross-sectional view of a structure of the prior art EDMOSFET
도 2a내지 도 2e는 본 발명에 따른 EDMOSFET의 공정 단면도2A-2E are cross-sectional views of an EDMOSFET in accordance with the present invention.
도 3은 본 발명에 따른 EDMOSFET의 불순물 농도 프로파일3 is an impurity concentration profile of an EDMOSFET in accordance with the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21. P형 반도체 기판 22a.22b. 포토레지스트층21. P-type semiconductor substrate 22a.22b. Photoresist layer
23. n형 드리프트 영역 24. p형 Deep-well 영역23. n-type drift region 24. p-type deep-well region
25. 드레인 영역 26. 소오스 영역25. Drain region 26. Source region
27. 바디 콘택 영역 28. 게이트 전극층27. Body contact area 28. Gate electrode layer
29. 필드 플레이트29. Field Plate
기생 바이폴라 트랜지스터의 베이스 영역에 해당하는 p형 Deep-well의 도즈량을 증가하여 넓은 SOA(Safe Operation Area)를 확보하고 전류 구동 특성을 향상시킬 수 있도록한 본 발명의 스마트 파워 소자는 제 1 도전형 반도체 기판내에 형성된 제 2 도전형 드리프트 영역과,상기 제 2 도전형 드리프트 영역에 이웃하여 서로 다른 제 1,2 이온 주입 에너지와 제 1,2 도즈량으로 제 1,2차 이온 주입되어 형성되는 제 1 도전형 Deep-well 영역과,상기 제 1 도전형 Deep-well 영역내에 형성되는 소오스 영역,바디 콘택 영역과,상기 제 2 도전형 드리프트 영역내에 형성되는 드레인 영역과,전면에 형성되는 절연층들 그리고 그층들사이에 게재되어 형성되는 게이트 전극층과,상기 게이트 전극층의 일측 모서리와 상기 제 2 도전형 드리프트 영역의 상측에 형성되는 필드 플레이트를 포함하여 구성되는 것을 특징으로 하고, 본 발명의 스마트 파워 소자의 제조 방법은 제 1 도전형 반도체 기판상에 선택적으로 포토레지스트층을 형성하고 이를 마스크로하여 노출된 반도체 기판에 제 2 도전형 불순물 이온을 주입하여 제 2 도전형 드리프트 영역을 형성하는 공정과,상기 포토레지스트층을 제거하고 제 2 도전형 드리프트 영역이 형성되지 않은 제 1 도전형 반도체 기판상에 다른 포토레지스트층을 다시 선택적으로 형성하는 공정과,상기 포토레지스트층을 마스크로하여 제 1 도즈량 및 제 1 이온 주입 에너지로 제 1 불순물 주입층을 형성하고,제 1 불순물 주입층이 형성된 반도체 기판의 제 1 도전형 Deep-well 형성 영역에 다시 제 2 도즈량 및 제 2 이온 주입 에너지로 제 2 불순물 주입층을 형성하고 확산 공정으로 다중 이온 주입된 제 1 도전형 Deep-well 영역을 형성하는 공정과,채널 영역을 사이에 두고 제 1 도전형 Deep-well 영역과 제 2 도전형 드리프트 영역내에 고농도 제 2 도전형 불순물을 주입하여 각각 소오스 영역과 드레인 영역을 형성하는 공정과,상기 소오스 영역에 인접하도록 고농도의 제 1 도전형 불순물을 주입하여 바디 콘택 영역을 형성하는 공정과,상기 제 2 도전형 드리프트 영역과 제 1 도전형 Deep-well 영역의 경계면상에 일측이 위치하도록 게이트 전극층을 형성하는 공정과,상기 게이트 전극층의 일측 모서리와 상기 제 2 도전형 드리프트 영역의 상측에 필드 플레이트를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.The smart power device of the present invention can increase the dose of the p-type deep-well corresponding to the base region of the parasitic bipolar transistor to secure a wide safe operation area (SOA) and improve current driving characteristics. A second conductive type drift region formed in the semiconductor substrate, and a second conductive type drift region adjacent to the second conductive type drift region and formed by first and second ion implantation at different first and second ion implantation energies and first and second doses A first conductivity type deep-well region, a source region formed in the first conductivity type deep-well region, a body contact region, a drain region formed in the second conductivity type drift region, and insulating layers formed on the front surface And a gate electrode layer disposed between the layers, and a field plate formed on one side edge of the gate electrode layer and the second conductive drift region. The method of manufacturing a smart power device of the present invention includes forming a photoresist layer selectively on a first conductive semiconductor substrate and using the mask as a mask to expose a second conductive impurity ion to the exposed semiconductor substrate. Forming a second conductivity type drift region by implanting the photoresist, and selectively forming another photoresist layer on the first conductivity type semiconductor substrate on which the photoresist layer is removed and the second conductivity type drift region is not formed. And forming a first impurity implantation layer using a first dose and a first ion implantation energy using the photoresist layer as a mask, and forming a first conductivity type deep-well region of a semiconductor substrate on which the first impurity implantation layer is formed. The first conductivity type was formed by forming a second impurity implantation layer with the second dose and the second ion implantation energy and multi-ion implantation in the diffusion process. Forming a deep-well region, and implanting a high concentration of a second conductive-type impurity into the first conductivity type deep-well region and the second conductivity type drift region with a channel region therebetween to form a source region and a drain region, respectively. Forming a body contact region by injecting a high concentration of a first conductivity type impurity so as to be adjacent to the source region, and having one side on an interface between the second conductivity type drift region and the first conductivity type deep-well region And forming a field plate on a corner of the gate electrode layer and an upper side of the second conductivity type drift region.
이하, 첨부된 도면을 참고하여 본 발명의 스마트 파워 소자 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the smart power device and a manufacturing method of the present invention.
도 2a내지 도 2e는 본 발명에 따른 EDMOSFET의 공정 단면도이고, 도 3은 본 발명에 따른 EDMOSFET의 불순물 농도 프로파일이다.2A-2E are process cross-sectional views of an EDMOSFET in accordance with the present invention, and FIG. 3 is an impurity concentration profile of an EDMOSFET in accordance with the present invention.
본 발명의 EDMOSFET는 P-Dwell 영역을 접합 깊이에 따라 도즈량을 달리하여 최소한 2회 이상의 다중 이온 주입 공정으로 형성하는 것으로 그 구성은 다음과 같다.In the EDMOSFET of the present invention, the P-dwell region is formed by at least two or more multiple ion implantation processes with varying doses according to the junction depth. The configuration is as follows.
먼저, p형 반도체 기판(21)내에 형성된 n형 드리프트 영역(23)과, 상기 n형 드리프트 영역(23)에 이웃하여 서로 다른 제 1,2 이온 주입 에너지와 제 1,2 도즈량으로 제 1,2차 이온 주입되어 형성되는 p형 Deep-well 영역(24)과, 상기 p형 Deep-well 영역(24)내에 형성되는 소오스 영역(26),바디 콘택 영역(27)과, 상기 n형 드리프트 영역(23)내에 형성되는 드레인 영역(25)과, 전면에 형성되는 절연층들 그리고 그층들 사이에 게재되어 형성되는 게이트 전극층(28)과, 상기 게이트 전극층(28)의 일측 모서리와 상기 n형 드리프트 영역(23)의 상측에 형성되는 필드 플레이트(29)를 포함하여 구성된다.First, the n-type drift region 23 formed in the p-type semiconductor substrate 21 and the first and second ion implantation energy and the first and second dose amounts adjacent to the n-type drift region 23 are different. A p-type deep-well region 24 formed by secondary ion implantation, a source region 26 formed in the p-type deep-well region 24, a body contact region 27, and the n-type drift The drain region 25 formed in the region 23, the insulating layers formed on the front surface, and the gate electrode layer 28 formed between the layers, one edge of the gate electrode layer 28, and the n-type. The field plate 29 is formed above the drift region 23.
여기서, 게이트 전극층(28)은 일측 모서리 부분이 상기 n형 드리프트 영역(23)과 p형 Dwell 영역(24)의 경계면상에 구성된다.Here, the gate electrode layer 28 has one corner portion formed on an interface between the n-type drift region 23 and the p-type dwell region 24.
그리고 소오스 영역(26),드레인 영역(25)은 고농도 n형의 불순물이 주입되어 형성되고 n형 드리프트 영역(23)은 P 이온 한가지만을 시용하거나, P 이온과 As 이온 두가지를 모두 사용하여 형성된다.The source region 26 and the drain region 25 are formed by implanting a high concentration of n-type impurities, and the n-type drift region 23 is formed using only one P ion or both P and As ions. .
여기서, p형 Deep-well 영역(24)은 제 1,2 도즈량을 제 1 도즈량 〉제 2 도즈량의 크기로, 이온 주입 에너지는 제 1 이온 주입 에너지 〉제 2 이온 주입 에너지의 크기로 형성된다.Here, the p-type deep-well region 24 has the first and second dose amounts as the first dose amount > the second dose amount, and the ion implantation energy is the first ion implantation energy > second ion implantation energy. Is formed.
이와 같은 구성을 갖는 본 발명에 따른 스마트 파워 소자의 제조 공정에 관하여 설명하면 다음과 같다.Referring to the manufacturing process of the smart power device according to the present invention having such a configuration as follows.
먼저, 도 2a에서와 같이, p형 반도체 기판(21)상에 선택적으로 포토레지스트층(22a)을 형성한다.First, as shown in FIG. 2A, a photoresist layer 22a is selectively formed on the p-type semiconductor substrate 21.
이어, 상기 패터닝된 포토레지스트층(22a)을 마스크로하여 노출된 반도체 기판(21)에 n형 불순물 이온을 주입하여 n형 드리프트 영역(23)을 형성한다.Subsequently, n-type impurity ions are implanted into the exposed semiconductor substrate 21 using the patterned photoresist layer 22a as a mask to form an n-type drift region 23.
그리고 도 2b에서와 같이, n형 드리프트 영역(23)을 형성하기 위한 불순물 이온 주입 공정에서 마스크로 이용된 포토레지스트층(22a)을 제거하고 n형 드리프트 영역(23)이 형성되지 않은 p형 반도체 기판(21)상에 다른 포토레지스트층(22b)을 다시 선택적으로 형성한다.As shown in FIG. 2B, the p-type semiconductor in which the photoresist layer 22a used as a mask is removed in the impurity ion implantation process for forming the n-type drift region 23 and the n-type drift region 23 is not formed. Another photoresist layer 22b is selectively formed again on the substrate 21.
그리고 포토레지스트층(22b)을 마스크로하여 제 1 도즈량 및 제 1 이온 주입에너지로 제 1 불순물 주입층을 형성한다.Then, using the photoresist layer 22b as a mask, a first impurity implantation layer is formed using the first dose and the first ion implantation energy.
이어, 제 1 불순물 주입층이 형성된 반도체 기판(21)의 p형 Deep-well 형성 영역에 다시 제 2 도즈량 및 제 2 이온 주입 에너지로 제 2 불순물 주입층을 형성하고 확산 공정으로 다중 이온 주입된 p형 Deep-well 영역(24)을 형성한다.Subsequently, the second impurity implantation layer is formed again in the p-type deep-well formation region of the semiconductor substrate 21 on which the first impurity implantation layer is formed by the second dose and the second ion implantation energy, and then multi-ion implanted by the diffusion process. P-type deep-well region 24 is formed.
상기 p형 Deep-well 영역(24)은 n형 드리프트 영역(23)에 인접하도록 p형 반도체 기판(21)내에 형성한다.The p-type deep-well region 24 is formed in the p-type semiconductor substrate 21 to be adjacent to the n-type drift region 23.
여기서, 제 1,2 도즈량을 제 1 도즈량 〉제 2 도즈량의 크기로 공정을 진행한다.Here, a process is advanced to the magnitude | size of 1st dose amount> 2nd dose amount.
마찬가지로, 제 1 이온 주입 에너지 〉제 2 이온 주입 에너지의 크기로 사용하여 이온 주입 공정을 진행한다.Similarly, the ion implantation process is performed using the magnitude of the first ion implantation energy > second ion implantation energy.
그리고 도 2c에서와 같이, 채널 영역을 사이에 두고 p형 Deep-well 영역(24)과 n형 드리프트 영역(23)내에 고농도 n형 불순물을 주입하여 각각 소오스 영역(26)과 드레인 영역(25)을 형성한다.As shown in FIG. 2C, high concentration n-type impurities are implanted into the p-type deep-well region 24 and the n-type drift region 23 with the channel region therebetween, so that the source region 26 and the drain region 25 are respectively. To form.
이어, 상기 소오스 영역(26)에 인접하도록 고농도의 p형 불순물을 주입하여 바디 콘택 영역(27)을 형성한다.Subsequently, a high concentration of p-type impurities are implanted to be adjacent to the source region 26 to form a body contact region 27.
그리고 도 2d에서와 같이, 상기 n형 드리프트 영역(23)과 p형 Deep-well 영역(24)의 경계면상에 일측이 위치하도록 게이트 전극층(28)을 형성한다.As shown in FIG. 2D, the gate electrode layer 28 is formed such that one side is positioned on an interface between the n-type drift region 23 and the p-type deep-well region 24.
이어, 도 2e에서와 같이, n형 드리프트 영역(23)내에서 소자 동작시에 발생하는 전계를 분산시켜 높은 브레이크다운 전압을 얻을 수 있도록 필드 플레이트(29)를 금속 배선 공정시에 상기 게이트 전극층(28)의 일측 모서리와 상기n형 드리프트 영역(23)의 상측에 형성한다.Next, as shown in FIG. 2E, the field plate 29 is moved to the gate electrode layer during the metal wiring process so as to obtain a high breakdown voltage by dispersing an electric field generated during device operation in the n-type drift region 23. It is formed on one side of the 28 and the upper side of the n-type drift region (23).
그리고 소오스 전극층,드레인 전극층(도면에 도시되지 않음)을 형성하기 위해 바디 콘택 영역(27),소오스 영역(26)과 드레인 영역(25)의 일부 표면만 노출되도록 콘택홀을 형성한다.In order to form the source electrode layer and the drain electrode layer (not shown), contact holes are formed to expose only a portion of the surface of the body contact region 27, the source region 26, and the drain region 25.
이와 같은 본 발명의 스마트 파워 소자는 채널 형성 가능한 Vt이상의 전압을 게이트 전극층(28)에 인가하면 p형 Deep-well 영역(24)에 반전층이 형성된다.In the smart power device of the present invention, an inversion layer is formed in the p-type deep-well region 24 by applying a voltage of Vt or more capable of channel formation to the gate electrode layer 28.
또한, 드레인 영역(25)에 동작 전압이 인가되면 n형 드리프트 영역(23)이 포화 공핍 상태가 되고 이후 전자(electron)들이 드레인 영역(25)을 통하여 이동하게 된다.In addition, when an operating voltage is applied to the drain region 25, the n-type drift region 23 becomes a saturated depletion state, and then electrons move through the drain region 25.
이와 같이 파워 소자로 동작하는 과정에서 게이트 전극층(28)과 필드 플레이트(29)에는 등전위의 전압이 걸린 상태가 되어 n형 드리프트 영역(23)내의 공핍 영역에서 게이트 전극층(28)의 엣지 부분에 집중되는 전계를 분산시키게 된다.In the process of operating as a power device, the gate electrode layer 28 and the field plate 29 are in an equipotential voltage state, and are concentrated on the edge portion of the gate electrode layer 28 in the depletion region in the n-type drift region 23. Will disperse the electric field.
이는 게이트 전극층(28)의 엣지 부분에서 브레이크다운 현상이 일어나는 것을 막게된다.This prevents breakdown from occurring at the edge portion of the gate electrode layer 28.
p형 Deep-well 영역(24)을 다중 이온 주입으로 형성하여 채널 영역의 Concentration은 그대로 유지하고 전체 p형 Dwell 영역(24)의 저항은 낮추어 기생 트랜지스터의 Turn on을 막는 것을 특징으로 하는 본 발명의 스마트 파워 소자의 불순물 농도 프로파일은 도 3에서와 같다.The p-type deep-well region 24 is formed by multi-ion implantation to maintain the concentration of the channel region as it is, and to lower the resistance of the entire p-type dwell region 24 to prevent turn-on of parasitic transistors. Impurity concentration profile of the smart power device is as shown in FIG.
이는 다중 이온 주입으로 p형 Deep-well 영역(24)을 형성하여 VBE의 전압이0.7V 이상되는 것을 막아 voltage drop이 0.7V 이하가 되도록 하기 위한 불순물 농도 프로파일을 나타낸 것이다.This shows the impurity concentration profile for forming the p-type deep-well region 24 by multiple ion implantation so as to prevent the voltage of V BE from becoming higher than 0.7V so that the voltage drop is less than 0.7V.
이와 같은 본 발명에 따른 스마트 파워 소자는 기생 바이폴라 트랜지스터의 베이스 영역에 해당하는 p형 Deep-well 영역의 도즈량을 증가하여 넓은 SOA(Safe Operation Area)를 확보하고 전류 구동 특성을 향상시킬 수 있어 소자의 안정적 동작 범위를 확대시키는 효과가 있다.The smart power device according to the present invention can increase the dose of the p-type deep-well region corresponding to the base region of the parasitic bipolar transistor to secure a wide safe operation area (SOA) and improve the current driving characteristics. It has the effect of expanding the stable operating range of.
이는 스마트 IC 구성시에 제품의 적용성을 높이는 효과가 있다.This has the effect of increasing the applicability of the product when configuring smart ICs.
Claims (6)
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019980026416A KR100304954B1 (en) | 1998-07-01 | 1998-07-01 | swart power device and method for fabricating the same |
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| Publication Number | Publication Date |
|---|---|
| KR20000007212A KR20000007212A (en) | 2000-02-07 |
| KR100304954B1 true KR100304954B1 (en) | 2001-10-19 |
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| KR (1) | KR100304954B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445904B1 (en) * | 2001-12-12 | 2004-08-25 | 한국전자통신연구원 | Extended drain MOSFET(EDMOSFET) having the source field plate and method for fabricating the same |
-
1998
- 1998-07-01 KR KR1019980026416A patent/KR100304954B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445904B1 (en) * | 2001-12-12 | 2004-08-25 | 한국전자통신연구원 | Extended drain MOSFET(EDMOSFET) having the source field plate and method for fabricating the same |
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| Publication number | Publication date |
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| KR20000007212A (en) | 2000-02-07 |
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