KR100303278B1 - Circuit for generating track traverse pulse - Google Patents
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Abstract
Description
제1도는 국제 표준화 기구 규격 디스크 횡단시에 발생되는 트랙킹 에러신호와 트랙 횡단 펄스를 나타내는 것이다.FIG. 1 shows a tracking error signal and a track crossing pulse generated at the time of crossing the International Organization for Standards Discs.
제2도는 감속시의 트랙 횡단 펄스 주기를 나타내는 것이다.2 shows the track traverse pulse period during deceleration.
제3도는 본 발명의 트랙 횡단 펄스 발생회로의 회로도이다.3 is a circuit diagram of the track traverse pulse generating circuit of the present invention.
제4도는 하나의 트랙킹 에러 신호가 발생했을 경우에 제3도에 나타낸 회로의 각부 출력파형을 나타내는 것이다.4 shows output waveforms of respective parts of the circuit shown in FIG. 3 when one tracking error signal occurs.
제5도는 세개의 트랙킹 에러 신호가 발생했을 경우에 제3도에 나타낸 회로의 각부 출력파형을 나타내는 것이다.FIG. 5 shows the output waveforms of each part of the circuit shown in FIG. 3 when three tracking error signals are generated.
본 발명은 디스크 기록매체에 관한 것으로, 특히 디스크 기록매체의 트랙횡단 펄스 발생회로에 관한 것이다.The present invention relates to a disc recording medium, and more particularly to a track crossing pulse generation circuit of a disc recording medium.
국제 표준화 기구(ISO; International Standard Orgaization)포맷에 의해서 오프셋 검출 플래그영역을 프리 구루브(pregroove)나 프리 포맷된 데이타를 갖고 있지 않은 미러 영역으로 규정되어져 있다. 따라서, 프리 구루브는 모든 헤더 영역상에서 트랙킹 오프셋을 감지하기 위해 1 바이트의 길이를 갖는 오프셋 플래그영역에 의해 끊어져 있다. 광스폿이 미러 영역을 빠르게 지나갈때 트랙킹 에러신호는 왜란되어지고 트랙의 중심이 감지될 수가 없다.The offset detection flag area is defined as a mirror area which does not have pregroove or pre-formatted data by the International Standard Orgaization (ISO) format. Thus, the pre groove is broken by an offset flag area having a length of 1 byte to detect the tracking offset on all header areas. When the light spot passes quickly through the mirror area, the tracking error signal is disturbed and the center of the track cannot be detected.
제1도는 국제 표준 기구 포맷에 의한 디스크 횡단시 생성되는 신호 파형을 나타내는 것이다.FIG. 1 shows signal waveforms generated during disc traversal by the International Organization for Standardization format.
따라서, 직접 시크시 트랙킹 횡단 펄스가 정확하게 생성되지 않고 오프셋 검출 플래그영역을 광 스폿이 지나갈때 생성 누락된 펄스가 생겨 오차가 있는 트랙 계수가 된다. 연속 선속도(CLV: continuous line velocity)방식의 디스크에서는 오프셋 검출 플래그 영역이 반경방향으로 일직선상에 있지 않고, 나선방향에 있기 때문에 누락되는 트랙 횡단 펄스가 여러개 생길 수 있다. 그런데, 종래의 트랙 횡단 펄스 발생회로는 1개의 트랙 에러신호가 발생되었을 때만 보정시킬 수가 있다.Therefore, when the tracking cross pulse is not generated correctly during direct seek, and the optical spot passes through the offset detection flag region, a missing pulse is generated, resulting in an error track coefficient. In the case of the continuous line velocity (CLV) disk, the offset detection flag region is not linear in the radial direction but is in the helical direction, so that several track crossing pulses may be missed. By the way, the conventional track crossing pulse generation circuit can correct only when one track error signal is generated.
제2도는 감속시의 트랙 횡단 펄스 주기를 나타내는 것이다.2 shows the track traverse pulse period during deceleration.
제2도에 나타낸 것과 같이, 인접한 두개의 트랙을 가로지르는 횡단 주기를 시크시 가로 지르려는 트랙의 바로 전에 측정한다. 가로지르는 중인, 트랙의 횡단 주기(T)가 다음의 조건을 만족할 때 임의의 트랙 횡단 펄스를 만들어 준다.As shown in FIG. 2, the transverse period across two adjacent tracks is measured immediately before the track to be traversed upon seek. The traversing period T of the track being traversed produces an arbitrary track crossing pulse when the following conditions are met.
T≥1.5×(TK+TK-1)/2T≥1.5 × (T K + T K-1 ) / 2
이러한 방법은 트랙 검출동안에 단지 하나의 트랙이 유실되었을때는 유용하다. 그러나, 하나 이상의 트랙이 연속적으로 유실되었을 때는 임의의 트랙 펄스를 유실된 갯수만큼 만들어 줄 수가 없다.This method is useful when only one track is lost during track detection. However, when more than one track is lost in succession, it is not possible to make an arbitrary number of track pulses.
본 발명의 목적은 하나 이상의 트랙이 연속적으로 유실되었을 때 유실된 트랙 갯수만큼 트랙 횡단 펄스를 만들어 줄 수 있는 디스크 기록매체의 트랙횡단 펄스 발생회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a track crossing pulse generating circuit of a disc recording medium capable of generating track crossing pulses by the number of tracks lost when one or more tracks are continuously lost.
이와같은 목적을 달성하기 위한 본 발명의 기록 매체의 트랙 횡단 펄스 발생회로는 트랙킹 에러 신호를 입력하여 2치화된 신호를 출력하기 위한 2치화된 수단; 클럭신호에 응답하여 상기 2치화 수단의 출력신호를 상기 클럭신호의 주기에 따라 소정시간 지연한 적어도 넷의 지연신호를 발생하기 위한 지연수단; 상기 지연수단의 제1지연신호와 반전된 제2지연신호를 입력하여 논리곱하기 위한 제1논리곱수단; 상기 지연수단의 제3지연신호와 반전된 제4지연신호를 입력하여 논리곱하기 위한 제2논리곱수단; 상기 제2논리곱수단의 출력신호에 응답하여 리세트되고 상기 클럭신호에 응답하여 계수하기 위한 계수수단; 상기 제1논리곱수단의 출력신호에 응답하여 상기 계수수단의 출력신호를 래치하고, 그 래치된 출력신호에 소정수를 가산하여 출력하기 위한 가산수단; 상기 가산수단의 출력신호값과 상기 계수수단의 계수값을 비교하여 동일한 경우에 보상된 트랙 펄스신호를 발생하고, 상기 발생된 트랙 펄스신호로 상기 계수수단을 리셋시키는 비교수단; 및 상기 비교수단에서 출력되는 보상된 펄스신호와 상기 제1논리곱수단의 출력신호를 논리합하여 트랙 횡단 펄스신호를 발생하기 위한 논리합수단을 구비한 것을 특징으로 한다.The track crossing pulse generation circuit of the recording medium of the present invention for achieving the above object comprises: binarized means for inputting a tracking error signal and outputting a binarized signal; Delay means for generating at least four delay signals in which the output signal of said binarization means is delayed a predetermined time in accordance with a period of said clock signal in response to a clock signal; First logical multiplication means for inputting and multiplying the first delay signal of the delay means and the second delay signal inverted; Second logical multiplication means for inputting and multiplying the third delay signal of the delay means and the fourth delay signal inverted; Counting means for resetting in response to an output signal of said second logical product and counting in response to said clock signal; Adding means for latching an output signal of said counting means in response to an output signal of said first logical multiplying means, and adding a predetermined number to said latched output signal to output it; Comparison means for comparing the output signal value of the adding means with the coefficient value of the counting means to generate a compensated track pulse signal, and resetting the counting means with the generated track pulse signal; And a logical sum means for generating a track crossing pulse signal by ORing the compensated pulse signal output from the comparing means and the output signal of the first logical product.
첨부된 도면을 참고로 하여 본 발명의 디스크 기록매체의 트랙 횡단 펄스 발생회로를 설명하면 다음과 같다.Referring to the accompanying drawings, a track crossing pulse generation circuit of the disc recording medium of the present invention will be described.
제3도는 본 발명의 디스크 기록매체의 트랙횡단 펄스 발생회로의 회로도이다.3 is a circuit diagram of a track crossing pulse generation circuit of the disc recording medium of the present invention.
제3도에 있어서, 트랙킹 에러신호를 입력하여 파형을 정형하는 파형 정형수단(1), 클럭신호에 동기되고 상기 파형 정형수단(1)의 출력신호를 입력하는 데이타 입력단자(D)를 가진 D플립 플롭(2), 클럭신호에 동기되고 상기 D플립 플롭(2)의 출력단자(Q)로 부터의 신호를 입력하는 데이타 입력단자(D)를 가진 D플립플롭(3), 클럭신호에 동기되고 상기 D플립플롭(3)의 출력단자(Q)로 부터의 신호를 입력하는 데이타 입력단자(D)를 가진 D플립플롭(4), 클럭신호에 동기되고 상기 플립플롭(4)의 출력단자(Q)로 부터의 신호를 입력하는 데이타 입력단자(D)를 가진 D플립플롭(5), 상기 D플립플롭(5)의 반전 출력단자()와 상기 D플립플롭(4)의 출력단자(Q)로 부터의 신호를 입력하여 논리곱하는 AND게이트(6), 상기 D플립 플롭(2)의 출력단자(Q)와 상기 D플립플롭(3)의 반전 출력단자()로 부터의 출력신호를 입력하여 논리곱하는 AND게이트(7), 클럭신호에 동기되어 펄스 주기를 측정하기 위한 카운터(8), 상기 AND게이트(7)의 출력신호에 응답하여 상기 카운터(8)의 출력신호를 래치하기 위한 래치(9), 상기 AND게이트(7)의 출력신호에 의해서 리세트되고 2비트의 계수된 출력신호를 발생하기 위한 2비트 카운터(10), 상기 2비트 카운터(10)의 한비트의 출력신호를 클럭신호로 입력하여 상기 래치(9)의 출력신호를 래치하기 위한 래치(11), 상기 래치(9)와 상기 래치(11)의 출력신호중의 하나의 출력신호를 선택적으로 출력하기 위한 멀티플렉서(12), 상기 2비트 카운터(10)의 다른 하나의 비트의 출력신호에 응답하여 0.8 혹은 1.5배의 클럭신호를 출력하기 위한 선택기(13), 상기 AND게이트(7)의 출력신호와 상기 2비트 카운터(10)의 하나의 비트의 신호를 입력하여 논리합하기 위한 OR게이트(14), 상기 OR게이트(14)의 출력신호에 응답하여 동작을 시작하고 상기 선택기(13)의 출력신호에 응답하여 소정시간 타이밍을 하고 상기 소정시간 계수된 타이밍이 기준시간을 초과하는 경우에 리세트 신호를 발생하는 타이머(15), 상기 2비트 카운터(10)의 하나의 비트의 신호를 저장하고 상기 멀티플렉서(12)의 선택단자를 제어하고 상기 타이머(15)의 출력신호에 의해서 리세트되고 상기 멀티플렉서(12)로 출력하기 위한 저장기(16), 상기 멀티플렉서(12)의 출력신호를 입력하여 1.3배를 가산하기 위한 가산기(17), 상기 가산기(17)의 출력신호와 상기 카운터(8)의 출력신호를 비교하여 동일한지를 비교하기 위한 비교기(18), 상기 비교기(18)의 출력신호와 상기 AND게이트(7)의 출력 신호를 논리합하여 트랙횡단 펄스를 출력하기 위한 OR게이트(19), 및 상기 AND게이트(6)과 상기 비교기(18)의 출력신호를 논리합하여 카운터(8)을 리세트하기 위한 신호를 발생하는 OR게이트(20)로 구성되어 있다.3, waveform shaping means 1 for inputting a tracking error signal to shape a waveform, and D having a data input terminal D for synchronizing with a clock signal and inputting an output signal of the waveform shaping means 1; Flip flop 2, D flip-flop 3, having a data input terminal D for synchronizing with the clock signal and inputting the signal from the output terminal Q of the D flip flop 2, synchronizing with the clock signal A D flip-flop (4) having a data input terminal (D) for inputting a signal from the output terminal (Q) of the D flip-flop (3), synchronized with a clock signal, and an output terminal of the flip-flop (4) A D flip-flop (5) having a data input terminal (D) for inputting a signal from (Q), and an inverted output terminal of the D flip-flop (5) And AND gate 6 for input and ANDing the signals from the output terminal Q of the D flip flop 4, the output terminal Q of the D flip flop 2, and the D flip flop 3 Invert output terminal of AND gate 7 for input and logical multiplication of the output signal from < RTI ID = 0.0 > 1), < / RTI > A latch 9 for latching an output signal of a 2-bit counter 10 for generating a 2-bit counted output signal reset by the output signal of the AND gate 7 and the 2-bit counter 10 1 output signal of one of the latch 11 for latching the output signal of the latch 9, and the output signal of the latch 9 and the latch 11 A multiplexer 12 for selectively outputting a selector 13 for outputting a 0.8 or 1.5 times clock signal in response to an output signal of another bit of the 2-bit counter 10 and the AND gate 7 Input signal and the signal of one bit of the 2-bit counter 10 The OR gate 14 and the OR gate 14 for logical sum to start the operation in response to the output signal of the OR gate 14, and perform a predetermined time timing in response to the output signal of the selector 13, and the predetermined time counted timing is referenced. The timer 15 generates a reset signal when a time is exceeded, and stores a signal of one bit of the 2-bit counter 10, controls a selection terminal of the multiplexer 12, and controls the selection of the timer 15. A storage 16 for being reset by an output signal and outputting to the multiplexer 12, an adder 17 for inputting an output signal of the multiplexer 12 to add 1.3 times, and the adder 17 Comparator 18 for comparing the output signal and the output signal of the counter 8 and comparing the same, and outputs the track crossing pulse by ORing the output signal of the comparator 18 and the output signal of the AND gate 7. OR to do Byte consists of 19, and OR gate 20 which generates a signal for resetting the counter (8) to the logical output signal of the AND gate 6 and the comparator 18.
제4도는 제3도에 나타낸 회로의 동작을 설명하기 위한 각부의 출력파형을 나타내는 것이다.4 shows output waveforms of respective parts for explaining the operation of the circuit shown in FIG.
A파형은 에러가 발생한 트랙킹 신호를 나타내는 것이고, B파형은 파형 정형기(1)를 통과한 후의 신호이고, C파형은 D플립플롭(2)의 출력 신호를 나타내는 것이고, D파형은 D플립플롭(3)의 반전 출력신호이고, E파형은 D플립플롭(4)의 출력신호이고, F파형은 D플립플롭(5)의 반전된 출력 신호이고, G파형은 AND게이트(7)의 출력신호이고, H파형은 AND게이트 (6) 의 출력신호이고, I파형은 OR 게이트(19)의 출력신호를 나타내는 것이다.The waveform A represents the tracking signal in which an error has occurred, the waveform B represents the signal after passing the waveform shaper 1, the waveform C represents the output signal of the D flip flop 2, and the D waveform represents the D flip flop ( 3), the inverted output signal of 3), the E waveform is the output signal of the D flip flop 4, the F waveform is the inverted output signal of the D flip flop 5, and the G waveform is the output signal of the AND gate 7 Is an output signal of the AND gate 6 and the I waveform represents an output signal of the OR gate 19.
제3도와 제4도를 참고로 하여 본 발명의 디스크 기록매체의 트랙 횡단펄스를 발생회로의 동작을 설명하면 다음과 같다.Referring to FIG. 3 and FIG. 4, the operation of the generation circuit of the track traverse pulse of the disc recording medium of the present invention will be described as follows.
트랙킹 에러신호가 입력되면 파형 정형기(1)를 통하여 제4도의 A파형과 같은 2치화된 파형이 출력된다. D플립플롭(2, 3)의 출력신호들(C, D)는 AND게이트(7)의 출력신호(G)와 같은 트랙 횡단 펄스가 된다. 동시에, 주기(T1)동안 카운터(8)에서 클럭신호에 응답하여 계수하였던 수를 래치(9)로 래치시켜 준다. 래치된 내용은 1.3배의 가산기로 들어가 계산되어 진다. 0.3배된 내용을 원래 내용과 더해 주는 것이다. 이 1.3배된 내용일 비교기(18)의 입력단자(B)로 입력되어 미리 카운터(8)로부터 입력단자(A)로 입력된 값과 비교된다. 정상적으로 트랙킹 에러신호가 생성될 때는 비교기(18)에서 펄스 출력이 나가지 않고 AND게이트(7)의 출력이 트랙 횡단 펄스로서 OR게이트(19)를 통하여 출력된다. 제4도의 I로 나타내어져 있다. 주기(T1)동안 카운팅된 출력이 1.3배되어 비교기(18)에서 기다리고 있을때 시간(T)가 되도록 OR게이트(20)의 출력이 나가지 않으면 카운터(8)이 리세트되지 않고 계속 카운팅하여 비교기(18)의 입력단자(B)의 값이상으로 되는 순간 입력단자(A)와 입력단자(B)로 입력되는 신호가 동일하게 되어 인위적인 트랙 횡단 펄스가 제4도의 I파형에 나타낸 것과 같이 보상 펄스가 삽입된다. 이 펄스는 카운터(8)를 리세트시켜 재 카운팅하게 하여 다시 주기(T1)의 카운팅 수와 비교하기 위하여 동작한다. 동시에 래치(11)을 동작시켜 정상적으로 펄스가 생성될 때의 주기 만큼 카운터(8)의 출력신호를 래치(9)로 부터 읽어 둔다. 아울러, 1비트의 플래그를 저장하기 위한 플래그 저장기(16)의 값을 1로 설정하여 멀티플렉서(12)의 출력단자(C)로 입력단자(B)로 부터 입력되는 신호가 출력되게 한다. 아울러, 2비트 카운터(10)의 내용을 증가시켜 선택기(13)의 출력을 1.5배로 해준다. 0.8배에서 1.5배로 되기 전에 시간 경과에 의해서 1비트 플래그 리세트 신호가 타이머(15)로 부터 출력되지만 비교기(18)로 부터 신호가 출력되기 이전이기 때문에 상관없다. 연이어서, 파형 정형기(1)의 출력신호가 생기지 않으면 1비트 플래그를 역시 설정하고 래치(11)을 동작시키지만 래치(9)가 동작하지 않았기 때문에 내용은 변하지 않는다. 선택기(13)은 여전히 1.5배로 선택되고 비교기(18)의 출력신호가 주기(T1)의 1.3배이기 때문에 타이머(15)의 출력신호가 출력되지 않아 멀티플렉서(12)는 여전히 입력단자(B)를 선택하여 출력한다. 파형 정형기(1)의 출력신호는 4개이상은 생기기가 거의 불가능하므로 3번까지는 이 동작이 되풀이 되면서 OR게이트(19)의 출력으로 보상펄스를 출력한다. 이어서, 파형 정형기(1)의 출력신호가 들어오면 OR게이트(19)의 출력단자로 정상적인 펄스를 출력하고 래치(9)를 동작시킨다. 2비트 카운터(10)을 리세트시켜 선택기(13)으로 부터 출력되는 신호를 0.8배로 바꾸어 주지만 OR게이트(14)의 출력신호는 보통 0.7T1정도 되기 때문에 타이머(15)의 출력신호로 1비트 플래그 리세트 신호가 나가지 않으면 비교기(18)의 출력신호도 생성되지 않는다. 연이어서, 정상적인 펄스가 파형 정형기(1)를 통하여 입력되면 OR게이트(19)를 통하여 트랙 횡단 펄스를 출력하고 래치(9)를 동작시켜 정상적인 주기값을 입력한다. 역시 2비트 카운터(10)을 리세트시켜 선택기(13)을 0.8배로 계속 유지시키는데 타이머(15)의 출력신호는 0.8배된 주기보다 많은 시간이 경과 했으므로 1비트 플래그 저장기(16)의 리세트 신호를 출력하여 멀티플렉서(12)의 입력단자(A)로 부터의 신호를 출력한다. 이와같은 방법은 트랙 횡단 펄스를 보상할 수가 있다. 카운터(8)을 동작시키기 위한 클럭신호는 트랙 횡단 주기의 변동율이 가속 때나 감속때나 그다지 크지 않기 때문에 3배나 1.5배의 비교값을 사용하기 위하여 매우 높은 주파수를 사용할 필요가 있다.When the tracking error signal is input, a binary waveform such as the A waveform of FIG. 4 is output through the waveform shaper 1. The output signals C and D of the D flip-flops 2 and 3 become the same track crossing pulses as the output signal G of the AND gate 7. At the same time, the latch 9 latches the number counted in response to the clock signal in the counter 8 during the period T 1 . The latched content is calculated by entering the 1.3x adder. It is 0.3 times the content added to the original content. This 1.3 times the content is input to the input terminal B of the comparator 18 and compared with the value previously input from the counter 8 to the input terminal A. FIG. When the tracking error signal is normally generated, the pulse output does not go out of the comparator 18, and the output of the AND gate 7 is output through the OR gate 19 as a track crossing pulse. It is shown by I of FIG. If the output counted for the period T 1 is 1.3 times and the output of the OR gate 20 does not go out so that it becomes the time T when waiting in the comparator 18, the counter 8 is not reset and continues counting. As soon as the signal input to the input terminal A and the input terminal B becomes equal when the value exceeds the value of the input terminal B of Fig. 18), an artificial track crossing pulse is obtained as shown in the I waveform of FIG. Is inserted. This pulse operates to reset the counter 8 to recount and compare it again with the counting number of the period T 1 . At the same time, the latch 11 is operated to read the output signal of the counter 8 from the latch 9 for the period when the pulse is normally generated. In addition, the value of the flag storage unit 16 for storing a flag of 1 bit is set to 1 so that a signal input from the input terminal B is output to the output terminal C of the multiplexer 12. In addition, the content of the 2-bit counter 10 is increased to increase the output of the selector 13 by 1.5 times. Although the 1-bit flag reset signal is output from the timer 15 before the time goes from 0.8 to 1.5 times, it does not matter because it is before the signal is output from the comparator 18. Subsequently, if the output signal of the waveform shaper 1 is not generated, the 1-bit flag is also set and the latch 11 is operated, but the contents do not change because the latch 9 is not operated. Since the selector 13 is still selected 1.5 times and the output signal of the comparator 18 is 1.3 times the period T 1 , the output signal of the timer 15 is not output so that the multiplexer 12 is still the input terminal B. Select to print. Since four or more output signals of the waveform shaper 1 are almost impossible to be generated, the operation is repeated up to three times, and a compensation pulse is output to the output of the OR gate 19. Subsequently, when the output signal of the waveform shaper 1 comes in, a normal pulse is output to the output terminal of the OR gate 19 and the latch 9 is operated. Resets the 2-bit counter 10 to change the signal output from the selector 13 to 0.8 times, but since the output signal of the OR gate 14 is usually about 0.7T 1 , one bit is used as the output signal of the timer 15. If the flag reset signal does not exit, no output signal of the comparator 18 is generated. Subsequently, when a normal pulse is input through the waveform shaper 1, a track crossing pulse is output through the OR gate 19, and the latch 9 is operated to input a normal period value. Also, the 2-bit counter 10 is reset to keep the selector 13 at 0.8 times, but the output signal of the timer 15 is longer than the 0.8 times multiplied time, so the reset signal of the 1-bit flag store 16 is reset. Outputs a signal from the input terminal A of the multiplexer 12. This method can compensate for track crossing pulses. The clock signal for operating the counter 8 needs to use a very high frequency in order to use a 3x or 1.5x comparison value because the rate of change of the track traversal period is not so large at acceleration or deceleration.
제5도는 3개의 트랙킹 에러 신호가 연속해서 발생하는 경우의 제3도에 나타낸 회로의 각 부 출력 파형을 나타내는 것이다.FIG. 5 shows the respective sub output waveforms of the circuit shown in FIG. 3 when three tracking error signals occur in succession.
제5도로 부터, 3개의 트랙킹 에러신호가 연속해서 발생하더라도 정확한 트랙 횡단 펄스 신호를 발생함을 알 수 있다.It can be seen from FIG. 5 that even if three tracking error signals are generated in succession, an accurate track crossing pulse signal is generated.
따라서, 본 발명의 트랙횡단 펄스 발생회로는 한개이상의 트랙횡단 펄스가 유실되는 경우에 가상적인 트랙횡단 펄스를 만들어 줌으로써 정확한 트랙킹을 할 수 있다.Therefore, the track crossing pulse generating circuit of the present invention can accurately track by making a virtual track crossing pulse when one or more track crossing pulses are lost.
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1994
- 1994-03-14 KR KR1019940005019A patent/KR100303278B1/en not_active IP Right Cessation
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