JP3646614B2

JP3646614B2 - Signal sampling device

Info

Publication number: JP3646614B2
Application number: JP2000083037A
Authority: JP
Inventors: 英二増田; 真一高橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-03-23
Filing date: 2000-03-23
Publication date: 2005-05-11
Anticipated expiration: 2020-03-23
Also published as: JP2001266490A

Description

【０００１】
【発明の属する技術分野】
この発明は、磁気ディスク装置等において、読み出し信号のピークシフトに基づく、２値化出力信号の時間的ずれを補正するための、信号サンプリング装置に関する。
【０００２】
【従来の技術】
磁気ディスク装置等の磁気記録装置においては、特に、ディスク上の情報の記録密度を高くした場合に、隣接波形間の波形干渉等に起因する、読み出し信号のピークシフトが生じることがあるが、このような場合、再生信号を２値化した信号に時間的ずれを生じるため、符号誤りを発生する原因となることがあって好ましくないので、ピークシフトの影響を除去できるような信号再生方式が求められている。
【０００３】
これに対して、特開昭５６−３７８１３号公報においては、磁気ヘッドの再生波形を等化する波形等化フィルタの出力波形をスライスして得られるデータ判別窓パルスと、ビット周期に等しい周期でサンプリングを行うサンプリング・パルスとを用いて信号の復調を行うとともに、このサンプリング・パルスを、ビット周期の１／２の周期の出力を発生する、位相同期ループ回路の位相同期発振器によって作成し、この発振器への参照入力パルスとして、上記波形等化フィルタ出力のピーク検出パルスのうち、データ判別窓が有効なところだけを用いるようにすることによって、ピークシフトの影響を少なくした復調出力を得ることが開示されている。
【０００４】
また、特開昭６２−１４３２１０号公報においては、磁気ディスク装置から磁気ヘッドを介して読み出される信号を、アナログディジタル変換器によって、記録時の最高周波数の２倍以上のサンプル周期でアナログディジタル変換して得られたデータに対して、ディジタルフィルタによって、サンプリング周期に同期して順次シフトしながら、シフト過程の各データに各別に所定の係数を乗算し、かつこれら乗算結果の随時の和をとることによって、読み出された信号についてのディジタル的な微分及び波形等化を行い、ゼロクロス検出器によって、この波形等化されたデータのゼロクロス対応点を検出して、検出されたゼロクロス対応点に応じて能動となるリードデータパルスを出力し、復調手段によって、このリードデータパルスの時間間隔の測定結果と、予めＲＯＭ（Read Only Memory）等からなるテーブルに記録されている閾値データとを比較して、２値データを発生することによって、ピークシフトの影響を少なくした再生出力を得て、変調方式に応じた実データを分離抽出することが開示されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、位相同期ループ回路を用いて、磁気ディスク装置の再生信号におけるピークシフトの影響を除去した復調出力を得る第１の従来例の方法では、位相同期ループ回路を備えることによって、回路構成が複雑になるという問題点がある。
また、ゼロクロス点の時間間隔の測定結果と、閾値データとを比較することによって、磁気ディスク装置の再生信号におけるピークシフトの影響を除去した、２値化出力信号を得る第２の従来例の方法では、ＲＯＭテーブルを備えることによって、回路規模が大きくなることを避けられないという問題点がある。
この発明は、上述の事情に鑑みてなされたものであって、簡単で、かつ小規模な回路構成によって、磁気ディスク装置等からの再生信号における、ピークシフトの影響に基づく、２値化出力信号の時間的ずれを除去することが可能な、信号サンプリング装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、信号サンプリング装置に係り、入力信号を２値化信号に変換するＡ／Ｄ変換手段と、上記２値化信号をウィンドウ幅信号より高速のクロック信号でサンプリングしシフトして並列に出力するシフトレジスタと、同期イベントの発生後最初に上記２値化信号の特定の論理状態が検出されたとき、所定時間間隔でウィンドウ幅信号を出力するウィンドウ幅信号作成手段と、上記シフトレジスタの各段の出力信号を上記ウィンドウ幅信号に応じてそれぞれラッチする複数段のラッチ手段と、該ラッチ手段の各段の出力信号における特定の論理状態の数を計数する計数手段と、該計数結果が所定数以上のとき、上記特定の論理状態を持つ判定出力信号を上記ウィンドウ幅信号ごとに出力する比較手段とからなる判定手段とを備えたことを特徴としている。
【０００８】
また、請求項２記載の発明は、請求項１記載の信号サンプリング装置に係り、上記特定の論理状態が、論理１であることを特徴としている。
【０００９】
また、請求項３記載の発明は、請求項１又は２記載の信号サンプリング装置に係り、上記ウィンドウ幅信号の間隔が、磁気ディスクのシリンダの１回転の時間を、該シリンダに含まれる信号のビット数で割った時間間隔で規定されるものであることを特徴としている。
【００１０】
また、請求項４記載の発明は、請求項１乃至３のいずれか１記載の信号サンプリング装置に係り、上記同期イベントが、磁気ディスクのシリンダの開始位置を示すインデックス信号、又は磁気ディスクのシリンダ切り替えを指示するシーク信号、又は磁気ディスクの記録面の切り替えに伴う磁気ヘッドの切り替えを指示するヘッド選択信号の入力であることを特徴としている。
【００１１】
また、請求項５記載の発明は、請求項４記載の信号サンプリング装置に係り、上記同期イベントとして、シリンダ内に挿入されている特定パタンの検出によって発生した特定パタン検出信号の入力である場合を含むことを特徴としている。
【００１２】
また、請求項６記載の発明は、請求項５記載の信号サンプリング装置に係り、上記特定パタン検出信号が、上記判定出力信号をサンプリングしシフトするシフトレジスタと、特定パタンを保持して出力するパタン発生手段と、上記シフトレジスタの出力信号と上記特定パタン発生手段の出力信号とを照合して、一致したとき、上記特定パタン検出信号を出力するパタンマッチング手段とからなる特定パタン検出手段によって生成されることを特徴としている。
【００１３】
また、請求項７記載の発明は、請求項１乃至６のいずれか１記載の信号サンプリング装置に係り、上記入力信号が、磁気ヘッドからの読み出し信号であることを特徴としている。
【００１４】
また、請求項８記載の発明は、請求項１乃至６のいずれか１記載の信号サンプリング装置に係り、上記入力信号が、磁気ディスク装置に対する書き込み用の信号であって、上記判定出力信号を、別の磁気ディスク装置の入力信号とするものであることを特徴としている。
【００１５】
【作用】
この発明の構成では、Ａ／Ｄ変換手段によって、入力信号を２値化信号に変換し、シフトレジスタによって、上記２値化信号をウィンドウ幅信号より高速のクロック信号でサンプリングしシフトして並列に出力し、ウィンドウ幅信号作成手段によって、同期イベントの発生後最初に上記２値化信号の特定の論理状態が検出されたとき、所定時間間隔でウィンドウ幅信号を出力し、判定手段によって、上記シフトレジスタの連続する複数段の出力信号のうち上記ウィンドウ幅信号間隔内に入るものの数が所定数以上のとき、上記特定の論理状態を持つ判定出力信号を上記ウィンドウ幅信号ごとに出力する。
従って、簡単で、かつ、小規模な回路構成によって、入力信号におけるピークシフトの影響に基づく、時間的ずれを除去した２値化出力信号を得ることができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例である信号サンプリング装置の構成を示すブロック図、図２は、２値化信号の時間的ずれを説明するためのタイミングチャート、図３は、判定回路の動作を説明するためのタイミングチャート、図４は、本実施例におけるウィンドウ幅信号作成回路の構成を示すブロック図、図５は、判定回路の構成例を示すブロック図である。
【００１７】
この例の信号サンプリング装置１００は、図１に示すように、アナログディジタル（Ａ／Ｄ）変換回路１と、シフトレジスタ２と、クロック発生回路３と、ウィンドウ幅信号作成回路４と、判定回路５とから概略構成されている。
Ａ／Ｄ変換回路１は、入力端子１１における、磁気ヘッド１０から出力された磁気ディスク読み出し信号をスライスして、２値化信号に変換するとともに、インデックス信号を分離出力する。インデックス信号は、ハードディスクの特定の面に記録されている信号から、図示されない別の磁気ヘッドによって読み出される信号によって生成されるか、又は選択されたシリンダ中に予め書き込まれている特別のレベルを有する信号によって生成される、当該シリンダの内容の読み出し開始位置を示す信号である。
シフトレジスタ２は、Ａ／Ｄ変換回路１から出力された、各ビットの２値化信号を、クロック発生回路３からの、ウィンドウ幅信号周波数より高い周波数を有するクロック信号によって、サンプリングし、シフトする。クロック発生回路３は、ウィンドウ幅信号周波数の、整数倍の周波数を有するクロック信号を発生する。
ウィンドウ幅信号作成回路４は、シリンダ切り替え時に発生するシーク信号、又はディスク面切り替え時に磁気ヘッドの切り替えを指示するヘッド選択信号、又は前述のインデックス信号のいずれかの発生を同期イベントとして、同期イベントの到来後、最初に発生した、シフトレジスタ２の最初の段の出力信号（以下、一つ目出力信号という）に、論理１を検出したとき、所定の周期でウィンドウ幅信号を出力する。ウィンドウ幅信号の周期は、インデックス信号の時間間隔を、その間隔内に存在するすべての信号のビット数で割ったものに等しくなるように定められる。
判定回路５は、ウィンドウ幅信号の間隔でシフトレジスタ２の出力信号を並列にラッチして、ラッチされた信号中で、ウィンドウ幅信号と次のウィンドウ幅信号との間隔内に入る部分を有するものを論理１としたときの、論理１の数が所定数よりも多いか否かを判定する。そして、判定結果が、所定数より多いか否かに応じて、そのビットの２値化信号に対応して、論理１又は０の出力を、出力端子１２に発生する。
【００１８】
以下、図１を参照して、この例の信号サンプリング装置の動作を説明する。図示されない磁気ディスク装置において、磁気ディスクから磁気ヘッド１０を介して読み出された、アナログ信号からなる読み出し信号ａは、Ａ／Ｄ変換回路１に入力される。Ａ／Ｄ変換回路１は、読み出し信号ａを適当なレベルでスライスすることによって、２値化信号ｂを出力する。この２値化信号ｂは、読み出し信号ａに存在するピークシフトに基づいて、正しいビット位置からの時間的ずれを含んでいる可能性がある。
２値化信号ｂは、シフトレジスタ２にシリアルに入力され、クロック発生回路３からのクロック信号ｃによって、サンプリングされシフトされる。シフトレジスタ２の並列出力信号ｄは、判定回路５に入力される。
一方、Ａ／Ｄ変換回路１では、読み出し信号ａから、インデックス信号ｅを抽出して出力する。また、制御回路１５から、シーク信号ｆ，ヘッド選択信号ｇが出力される。ここで、シーク信号ｆは、図示されない磁気ディスク装置の動作を制御するために、シリンダ切り替え時、指定シリンダを捜索するために制御回路１５から出力されるものであり、ヘッド選択信号ｇは、ディスクの記録面の切り替え時、記録面に対応する異なる磁気ヘッドを選択するために制御回路１５から出力されるものである。
ウィンドウ幅信号作成回路４は、Ａ／Ｄ変換回路１からのインデックス信号ｅ、制御回路１５から出力されるシーク信号ｆ又はヘッド選択信号ｇの、いずれかが発生したことを同期イベントとして、この同期イベントの到来後、最初に一つ目出力信号ｈに論理１を検出したとき、ウィンドウ幅信号ｉを出力する。このウィンドウ幅信号ｉは、隣接する二つのインデックス信号ｅの間隔を、１シリンダ内に含まれる、すべてのビットの数（固定値）で割った時間ごとに、ウィンドウ幅信号作成回路４から出力される。
判定回路５では、ウィンドウ幅信号の間隔でシフトレジスタ２の出力信号ｄを並列にラッチし、２値化信号ｂに入力信号のピークシフトに基づく時間的ずれがある場合に、そのビットの２値化信号の時間的ずれを補正するための、判定動作を行う。
【００１９】
次に、図２を参照して、２値化信号の時間的ずれについて説明する。図２において、（Ａ）はウィンドウ幅信号ｉを示し、（Ｂ）はＡ／Ｄ変換回路１の出力である２値化信号ｂを示している。
いま、同期イベントとして、インデックス信号ｅ，シーク信号ｆ，ヘッド選択信号ｇのいずれかが発生したとし、この同期イベントから、一つ目出力信号ｈに最初に論理１となるパルスＳ０が検出されると、ウィンドウ幅信号作成回路４は、パルスＳ０を基準として、（Ａ）で示すウィンドウ幅信号ｉを出力する。ウィンドウ幅信号は、連続するインデックス信号の間隔を、シリンダ内に存在するビット数で割った時間間隔Ｔごとに出力される。
その後、（Ｂ）に示すように、磁気ヘッド１０から読み出された、アナログ信号からなる読み出し信号ａによって、Ａ／Ｄ変換回路１から発生した２値化信号ｂに、一つ目出力信号ｈに対応するパルスＳ０に続いて、論理１であるパルスＳ１，Ｓ２，Ｓ３，…が発生したとする。この際、図示のように、読み出し信号ａに存在するピークシフトに応じて、例えばパルスＳ２は、ウィンドウ幅信号ｉに比べて時間的に遅れ、また，パルスＳ３は、ウィンドウ幅信号ｉに比べて時間的に進んでいる。
【００２０】
次に、図３を参照して、判定回路の動作について説明する。図３において、（ａ）はウィンドウ幅信号ｉ、（ｂ）はシフトレジスタ２の出力信号ｄ、（ｃ）はクロック信号ｃをそれぞれ示している。
シフトレジスタ２では、Ａ／Ｄ変換回路１の出力パルスを、ウィンドウ幅信号ｉの、例えば５倍速いクロック信号ｃで、サンプリングし、シフトすることによって、連続する５段のレジスタの出力パルスＰ１〜Ｐ５として、図３（ｂ）に示すように、順次、Ｔ／５だけ時間的に遅れた、５個のパルスを発生する。
判定回路５では、パルスＰ１〜Ｐ５を並列に取り込んで、最初のパルスＰ１の立ち上がりエッジが含まれる、ウィンドウ幅信号間隔の区間Ｄ１内で、ハイレベルとなる部分を有するパルスを論理１と判定するとともに、パルスＰ１〜Ｐ５のうち、論理１と判定されたものの数を計数して、その数が、例えば過半数に相当する、予め定められた数、例えば３を超えているとき、Ａ／Ｄ変換回路１の出力パルスが、区間Ｄ１において論理１であると判定する。図３の場合は、パルスＰ１〜Ｐ３が、区間Ｄ１内においてハイレベルになっているので、判定回路５は、Ａ／Ｄ変換回路１からの出力パルスが論理１であると判定して、論理１の判定出力信号ｊを発生する。
もしも、区間Ｄ１内において論理１と判定されたパルスの数が３に満たないが、次の区間Ｄ２において、論理１と判定されたパルスの数が３を超えていたときは、判定回路５は、このときのＡ／Ｄ変換回路１からの出力パルスは、区間Ｄ１においては論理０であり、区間Ｄ２において論理１であると判定して、判定出力信号ｊを発生する。
【００２１】
次に、図４を参照して、この例におけるウィンドウ幅信号作成回路の構成を説明する。この例のウィンドウ幅信号作成回路４は、図４に示すように、オア回路２１と、ラッチ回路２２と、アンド回路２３と、パルス列発生回路２４とから概略構成されている。
オア回路２１は、インデックス信号ｅ，シーク信号ｆ，ヘッド選択信号ｇの、各入力の論理和をとって出力を発生し、ラッチ回路２２は、オア回路２１の出力をラッチする。この状態で、シフトレジスタ２の一つ目出力信号ｈが出力されたとき、アンド回路２３から出力を発生し、パルス列発生回路２４は、アンド回路２３の出力をトリガ信号として、所定間隔で、連続的にパルス列を発生する。ラッチ回路２２は、アンド回路２３の出力発生によってリセットされる。
パルス列発生回路２４からのパルス列は、インデックス信号の時間間隔を、その間隔内に存在するすべての信号のビット数で割った時間間隔を有し、ウィンドウ幅信号ｉとして出力される。
【００２２】
次に、図５を参照して、判定回路の構成例について説明する。判定回路５は、図５に示すように、ラッチ回路３１と、計数回路３２と、数値発生回路３３と、比較回路３４とから概略構成されている。
ラッチ回路３１は、ウィンドウ幅信号ｉの間隔で、シフトレジスタ２の出力信号ｄを並列にラッチする。計数回路３２は、ラッチ回路３１がラッチした論理１の数を計数する。数値発生回路３３は、所定数を示す信号、例えば前述の例における数値３を発生する。比較回路３４は、計数回路３２の計数結果の数と、数値発生回路３３からの所定数とを比較して、計数回路３２の計数結果の方が大きいとき、論理１の出力信号を発生し、それ以外のときは、論理０の出力信号を発生する。
【００２３】
このように、この例の信号サンプリング装置では、特定の制御データの入力を同期イベントとして、同期イベントの到来後の最初の論理１の出力を時間基準として、一定の時間間隔でウィンドウ幅信号を作成し、次の入力パルスの論理１又は０を、ウィンドウ幅信号を基準として判定して、タイミングを整形されたパルスを出力するようにしたので、位相同期ループ回路や、ＲＯＭメモリ等を必要とすることなく、簡単で、かつ小規模な回路構成によって、入力信号におけるピークシフトの影響に基づく、出力信号の時間的ずれを除去することができる。
なお、同期イベントとしては、シリンダごとに発生するインデックス信号が、最も発生の機会が多いので、通常は、インデックス信号の到来を契機として、磁気ディスクの１回転ごとに、出力信号の整形のための、ウィンドウ幅信号の作成が行われるが、それ以外にも、シーク信号やヘッド選択信号等のような、動作条件の変更に伴って、随時、発生する制御データも、その発生の都度、同期イベントとして用いられて、新たにウィンドウ幅信号の作成が行われる。
【００２４】
◇第２実施例
図６は、この発明の第２実施例である信号サンプリング装置の構成を示すブロック図、図７は本実施例におけるウィンドウ幅信号作成回路の構成を示すブロック図、図８は、特定パタン検出回路の構成例を示すブロック図である。
【００２５】
この例の信号サンプリング装置１００Ａは、図６に示すように、Ａ／Ｄ変換回路１と、シフトレジスタ２と、クロック発生回路３と、ウィンドウ幅信号作成回路４Ａと、判定回路５と、特定パタン検出回路６とから概略構成されている。
この例において、Ａ／Ｄ変換回路１，シフトレジスタ２，クロック発生回路３，判定回路５の構成，機能は、第１実施例の場合と同様なので、以下においては、これらについての詳細な説明を省略する。
ウィンドウ幅信号作成回路４Ａは、インデックス信号と、シーク信号と、ヘッド選択信号以外に、特定パタン検出回路７で検出された特定パタン検出信号を加えた同期イベントを契機として、ウィンドウ幅信号を発生する。特定パタン検出回路６は、判定回路５の出力における、特定のパタンを検出して、特定パタン検出信号を発生する。この場合の特定パタンは、例えばアドレスマーク信号のような、磁気ディスクのシリンダ内における、特定の位置を示すために挿入されている制御データであって、通常、シリンダ内に複数個、等間隔に挿入されている。
【００２６】
次に、図６を参照して、この例の信号サンプリング装置の動作を説明する。ウィンドウ幅信号発生回路４Ａは、インデックス信号ｅ，シーク信号ｆ及びヘッド選択信号ｇのほかに、特定パタン検出信号ｋも同期イベントとして、ウィンドウ幅信号ｉを発生する。この際、特定パタン検出回路６は、判定回路５の出力信号ｊに含まれる、アドレスマーク信号等の特定パタンを検出して、特定パタン検出信号ｋを発生する。判定回路５では、このような同期イベントに応じて作成された、ウィンドウ幅信号ｉによって定まる時間間隔に基づいて、Ａ／Ｄ変換回路１の出力である２値化信号ｂをシフトした、シフトレジスタ２の出力信号ｄに対して、第１実施例の場合と同様に波形整形を行い、これによって、磁気ヘッドからの読み出し信号ａにおけるピークシフトの影響に基づく、時間的ずれを除去した出力信号ｊを発生する。
【００２７】
磁気ディスク装置では、通常状態では、インデックス信号によってウィンドウ幅信号を発生し、このウィンドウ幅信号の時間間隔に基づいて、入力パルスのタイミングずれを補正した出力パルスを発生することによって、磁気ヘッドからの読み出し信号に存在するピークシフトの影響に基づく、出力信号の時間的ずれを除去する作用を行っているが、インデックス信号の発生後の時間経過によって、入力パルスとウィンドウ幅信号との時間的ずれが大きくなって、タイミングずれの補正が困難になる場合が生じる。
この例では、インデックス信号以外に、インデックス信号間隔内に複数回発生するアドレスマーク信号に基づく特定パタン検出信号ｋによっても、ウィンドウ幅信号のタイミングの再設定を行うので、このようなタイミングずれの影響を軽減することができる。
【００２８】
次に、図７を参照して、この例における、ウィンドウ幅信号作成回路の構成を説明する。ウィンドウ幅信号作成回路４Ａは、図７に示すように、オア回路４１と、ラッチ回路４２と、アンド回路４３と、パルス列発生回路４４とから概略構成されている。
この場合における、ラッチ回路４２，アンド回路４３，パルス列発生回路４４の構成，機能は、図４に示された第１実施例の場合における、ラッチ回路２２，アンド回路２３，パルス列発生回路２４と同様である。
オア回路４１は、インデックス信号ｅ，シーク信号ｆ，ヘッド選択信号ｇ，特定パタン検出信号ｋの、各入力の論理和をとって、出力を発生する。
【００２９】
次に、図８を参照して、特定パタン検出回路の構成例を説明する。特定パタン検出回路６は、図８に示すように、シフトレジスタ５１と、パタン発生回路５２と、パタンマッチング回路５３とから概略構成されている。
シフトレジスタ５１は、判定回路５の出力信号ｊをシリアルに入力されて、並列に展開した出力を発生する。パタン発生回路５２は、アドレスマーク信号等の特定パタンを、並列信号として出力する。パタンマッチング回路５３は、シフトレジスタ５１の出力パタンと、パタン発生回路５２の出力パタンとが一致したとき、判定回路６からの特定パタンの出力を示す、特定パタン検出信号ｋを発生する。
【００３０】
このように、この例の信号サンプリング装置では、第１実施例の場合と同様に、位相同期ループ回路や、ＲＯＭメモリ等を必要とすることなく、簡単で、かつ小規模な回路構成によって、入力信号におけるピークシフトの影響に基づく、出力信号の時間的ずれを除去することができるとともに、同期イベントとして、アドレスマーク信号のような、１シリンダ内に複数回出力される特定パタンの入力を示す、特定パタン検出信号の発生を追加したので、ウィンドウ幅信号のタイミングの再設定の頻度が高くなり、従って、より精度のよい波形整形を行うことができる。
【００３１】
◇第３実施例
図９は、この発明の第３実施例である信号サンプリング装置の適用例を示すブロック図である。
この例においては、ホストコンピュータ２００の出力信号を、第１実施例又は第２実施例の信号サンプリング装置１００／１００Ａを介して、磁気ディスク装置３００に入力する概略構成が示されている。
ホストコンピュータ２００は、意図的に時間的なずれを付与したビットのデータを含む信号を、信号サンプリング装置１００／１００Ａの入力端子１１に与える。信号サンプリング装置１００／１００Ａは、入力信号の時間的ずれを補正した信号を出力端子１２に発生する。磁気ディスク装置３００は、信号サンプリング装置１００／１００Ａの出力信号によって、磁気ディスクの書き込みを行う。この際、磁気ディスク装置３００は、信号サンプリング装置１００／１００Ａに対して、シーク信号やヘッド選択信号を供給する。
【００３２】
磁気ディスク装置によっては、時間的なずれを有しないビットのデータによって書き込みを行っても、再生された出力においては、ピークシフトを生じるものがある。これに対して、ホストコンピュータにおいて、このような磁気ディスク装置に対応して、予め、意図的に、磁気ディスク装置で生じる時間的ずれを相殺するような時間的ずれを予め与えたデータを作成して、書き込みを行うことによって、磁気ディスク装置から、ピークシフトを有しない、正常な読み出し出力が得られるようにすることがある。
しかしながら、ホストコンピュータと磁気ディスク装置との組み合わせが変更されて、このようなピークシフトを生じないような、正常な磁気ディスク装置を使用することとなった場合には、ホストコンピュータがもとのままの場合、書き込み信号に時間的ずれがあることによって、磁気ディスク装置からの読み出し信号も、時間的なずれを伴うものとなる。
【００３３】
そこで、このような場合、ホストコンピュータと磁気ディスク装置との間に、本発明の信号サンプリング装置１００／１００Ａを挿入することによって、ホストコンピュータからの書き込み信号に時間的ずれがあっても、磁気ディスク装置に対する入力信号は、時間的ずれを有しないものとなるので、磁気ディスク装置から読み出される信号として、時間的ずれを伴わない正常な信号を得ることができるようになる。
【００３４】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、この発明は、磁気ディスク装置の読み出し信号の整形だけでなく復調にも適用することができる。同期イベントととなる信号は、各実施例に示されたものに限らず、他の種類のものであってもよい。また、第３実施例の場合、Ａ／Ｄ変換器１を省いてもよい。この発明は、磁気ディスク装置に限らず、光ディスク装置等に適用することも可能である。
【００３５】
【発明の効果】
以上説明したように、この発明によれば、磁気ディスク装置等において、簡単で、かつ小規模な回路構成によって、入力信号におけるピークシフトの影響に基づく、出力２値化信号の時間的ずれを除去することができるので、磁気ディスク装置等の性能向上を図ることが可能になる。
【図面の簡単な説明】
【図１】この発明の第１実施例である信号サンプリング装置の構成を示すブロック図である。
【図２】２値化信号の時間的ずれを説明するためのタイミングチャートである。
【図３】判定回路の動作を説明するためのタイミングチャートである。
【図４】本実施例におけるウィンドウ幅信号作成回路の構成を示すブロック図である。
【図５】判定回路の構成例を示すブロック図である。
【図６】この発明の第２実施例である信号サンプリング装置の構成を示すブロック図である。
【図７】本実施例におけるウィンドウ幅信号作成回路の構成を示すブロック図である。
【図８】特定パタン検出回路の構成例を示すブロック図である。
【図９】この発明の第３実施例である信号サンプリング装置の適用例を示すブロック図である。
【符号の説明】
１アナログディジタル（Ａ／Ｄ）変換回路（Ａ／Ｄ変換手段）
２シフトレジスタ
３クロック発生回路
４，４Ａウィンドウ幅信号作成回路（ウィンドウ幅信号作成手段）
５判定回路（判定手段）
６特定パタン検出回路（特定パタン検出手段）
１０磁気ヘッド
１５制御回路
３１ラッチ回路（ラッチ手段）
３２計数回路（計数手段）
３４比較回路（比較手段）
５１シフトレジスタ
５２パタン発生回路（パタン発生手段）
５３パタンマッチング回路（パタンマッチング手段）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal sampling device for correcting a temporal shift of a binarized output signal based on a peak shift of a read signal in a magnetic disk device or the like.
[0002]
[Prior art]
In a magnetic recording apparatus such as a magnetic disk apparatus, especially when the recording density of information on the disk is increased, a peak shift of a read signal may occur due to waveform interference between adjacent waveforms. In such a case, a time difference is generated in the signal obtained by binarizing the reproduction signal, which may cause a code error, which is not preferable. Therefore, a signal reproduction method that can eliminate the influence of the peak shift is required. It has been.
[0003]
On the other hand, in Japanese Patent Laid-Open No. 56-37813, a data discrimination window pulse obtained by slicing an output waveform of a waveform equalizing filter for equalizing a reproduction waveform of a magnetic head, and a cycle equal to a bit cycle. The signal is demodulated using a sampling pulse for sampling, and the sampling pulse is generated by a phase-locked oscillator of a phase-locked loop circuit that generates an output having a period of 1/2 of the bit period. As a reference input pulse to the oscillator, a demodulated output with less influence of peak shift can be obtained by using only the peak detection pulse of the waveform equalization filter output where the data discrimination window is effective. It is disclosed.
[0004]
In Japanese Patent Application Laid-Open No. 62-143210, a signal read from a magnetic disk device via a magnetic head is converted from analog to digital by an analog / digital converter with a sampling period more than twice the maximum frequency during recording. The data obtained in this step is sequentially shifted in synchronization with the sampling period by a digital filter, and each data in the shift process is multiplied by a predetermined coefficient separately, and the sum of these multiplication results is taken as needed. Then, digital differentiation and waveform equalization are performed on the read signal, and a zero-cross corresponding point of the waveform-equalized data is detected by a zero-cross detector, and according to the detected zero-cross corresponding point An active read data pulse is output, and the time of the read data pulse is determined by the demodulation means. By comparing the measurement result of the interval with threshold data recorded in advance in a table consisting of ROM (Read Only Memory), etc., a binary output is generated, thereby obtaining a reproduction output with less influence of peak shift. Thus, separating and extracting actual data according to the modulation method is disclosed.
[0005]
[Problems to be solved by the invention]
However, in the first conventional method that uses a phase-locked loop circuit to obtain a demodulated output that eliminates the effect of peak shift in the reproduction signal of the magnetic disk device, the circuit configuration is complicated by including the phase-locked loop circuit. There is a problem of becoming.
Also, a second conventional method for obtaining a binarized output signal in which the influence of the peak shift in the reproduction signal of the magnetic disk device is eliminated by comparing the measurement result of the time interval of the zero cross point with the threshold data. Then, the provision of the ROM table inevitably increases the circuit scale.
The present invention has been made in view of the above-described circumstances, and a binarized output signal based on the effect of peak shift in a reproduction signal from a magnetic disk device or the like with a simple and small-scale circuit configuration. It is an object of the present invention to provide a signal sampling device that can remove the time lag.
[0006]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, an invention according to claim 1 relates to a signal sampling apparatus, and an A / D conversion means for converting an input signal into a binarized signal, and the binarized signal faster than the window width signal. A shift register that samples, shifts and outputs in parallel with a clock signal, and a window that outputs a window width signal at a predetermined time interval when a specific logic state of the binary signal is detected for the first time after the occurrence of a synchronization event Width signal creation means; A plurality of stages of latch means for latching an output signal of each stage of the shift register according to the window width signal; and a counting means for counting the number of specific logic states in the output signal of each stage of the latch means; Determination means comprising comparison means for outputting a determination output signal having the specific logic state for each window width signal when the counting result is a predetermined number or more It is characterized by having.
[0008]
Claims 2 The described invention is claimed. 1 According to the described signal sampling apparatus, the specific logic state is a logic one.
[0009]
Claims 3 The described invention is claimed. 1 or 2 According to the signal sampling apparatus described above, the interval of the window width signal is defined by a time interval obtained by dividing the time of one rotation of the cylinder of the magnetic disk by the number of bits of the signal included in the cylinder. It is a feature.
[0010]
Claims 4 The described invention is claimed. 1 to 3 In the signal sampling device according to any one of the above, the synchronization event is an index signal indicating the start position of the cylinder of the magnetic disk, a seek signal instructing switching of the cylinder of the magnetic disk, or switching of the recording surface of the magnetic disk. It is characterized by the input of a head selection signal for instructing switching of the accompanying magnetic head.
[0011]
Claims 5 The described invention is claimed. 4 In the signal sampling apparatus described above, the synchronization event includes a case where the input is a specific pattern detection signal generated by detecting a specific pattern inserted in a cylinder.
[0012]
Claims 6 The described invention is claimed. 5 The specific pattern detection signal includes a shift register that samples and shifts the determination output signal, pattern generation means for holding and outputting the specific pattern, an output signal of the shift register, and the specific signal It is generated by a specific pattern detection means comprising a pattern matching means for outputting the specific pattern detection signal when they match with the output signal of the pattern generation means.
[0013]
Claims 7 The described invention is claimed. 1 to 6 The signal sampling device according to any one of the above, wherein the input signal is a read signal from a magnetic head.
[0014]
Claims 8 The described invention is claimed. 1 to 6 The signal sampling apparatus according to any one of the above, wherein the input signal is a signal for writing to the magnetic disk device, and the determination output signal is used as an input signal of another magnetic disk device. It is a feature.
[0015]
[Action]
In the configuration of the present invention, the input signal is converted into a binarized signal by the A / D conversion means, and the binarized signal is sampled and shifted in parallel by the clock signal faster than the window width signal by the shift register. When the specific logic state of the binarized signal is detected for the first time after the occurrence of the synchronization event by the window width signal generation means, the window width signal is output at a predetermined time interval, and the shift is performed by the determination means When the number of output signals in a plurality of successive stages of the register that fall within the window width signal interval is equal to or greater than a predetermined number, a determination output signal having the specific logic state is output for each window width signal.
Therefore, it is possible to obtain a binarized output signal from which a time lag is removed based on the influence of the peak shift in the input signal with a simple and small circuit configuration.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. The description will be made specifically with reference to examples.
◇ First example
FIG. 1 is a block diagram showing the configuration of a signal sampling apparatus according to the first embodiment of the present invention, FIG. 2 is a timing chart for explaining a temporal shift of a binarized signal, and FIG. FIG. 4 is a block diagram showing a configuration of a window width signal generation circuit in this embodiment, and FIG. 5 is a block diagram showing a configuration example of a determination circuit.
[0017]
As shown in FIG. 1, the signal sampling apparatus 100 of this example includes an analog / digital (A / D) conversion circuit 1, a shift register 2, a clock generation circuit 3, a window width signal creation circuit 4, and a determination circuit 5. It is roughly composed of
The A / D conversion circuit 1 slices the magnetic disk read signal output from the magnetic head 10 at the input terminal 11 to convert it into a binary signal and separates and outputs the index signal. The index signal is generated from a signal recorded on a specific surface of the hard disk by a signal read by another magnetic head (not shown), or has a special level prewritten in a selected cylinder. It is a signal which shows the reading start position of the content of the said cylinder produced | generated by the signal.
The shift register 2 samples and shifts the binarized signal of each bit output from the A / D conversion circuit 1 with a clock signal having a frequency higher than the window width signal frequency from the clock generation circuit 3. . The clock generation circuit 3 generates a clock signal having a frequency that is an integral multiple of the window width signal frequency.
The window width signal generation circuit 4 uses a generation of either a seek signal generated at cylinder switching, a head selection signal for instructing switching of a magnetic head at disk surface switching, or the above-described index signal as a synchronization event. When logic 1 is detected in the first stage output signal of the shift register 2 (hereinafter referred to as the first output signal) generated first after arrival, a window width signal is output in a predetermined cycle. The period of the window width signal is determined to be equal to the time interval of the index signal divided by the number of bits of all signals present in that interval.
The determination circuit 5 latches the output signal of the shift register 2 in parallel at the interval of the window width signal, and has a portion that falls within the interval between the window width signal and the next window width signal in the latched signal It is determined whether or not the number of logic 1s is greater than a predetermined number when. Then, depending on whether or not the determination result is greater than a predetermined number, an output of logic 1 or 0 is generated at the output terminal 12 corresponding to the binarized signal of the bit.
[0018]
Hereinafter, the operation of the signal sampling apparatus of this example will be described with reference to FIG. In a magnetic disk device (not shown), a read signal a consisting of an analog signal read from the magnetic disk via the magnetic head 10 is input to the A / D conversion circuit 1. The A / D conversion circuit 1 outputs a binary signal b by slicing the read signal a at an appropriate level. This binarized signal b may contain a time lag from the correct bit position based on the peak shift present in the read signal a.
The binarized signal b is serially input to the shift register 2 and sampled and shifted by the clock signal c from the clock generation circuit 3. The parallel output signal d of the shift register 2 is input to the determination circuit 5.
On the other hand, the A / D conversion circuit 1 extracts the index signal e from the read signal a and outputs it. Further, the control circuit 15 outputs a seek signal f and a head selection signal g. Here, the seek signal f is output from the control circuit 15 to search for a designated cylinder at the time of cylinder switching in order to control the operation of a magnetic disk device (not shown), and the head selection signal g is Is output from the control circuit 15 to select a different magnetic head corresponding to the recording surface.
The window width signal generation circuit 4 uses the occurrence of one of the index signal e from the A / D conversion circuit 1, the seek signal f output from the control circuit 15 or the head selection signal g as a synchronization event. When the logic 1 is first detected in the first output signal h after the arrival of the event, the window width signal i is output. The window width signal i is output from the window width signal generation circuit 4 at every time obtained by dividing the interval between two adjacent index signals e by the number of all bits (fixed value) included in one cylinder. The
The determination circuit 5 latches the output signal d of the shift register 2 in parallel at intervals of the window width signal, and when the binarized signal b has a time lag based on the peak shift of the input signal, the binary value of the bit The determination operation for correcting the time shift of the signal is performed.
[0019]
Next, the time lag of the binarized signal will be described with reference to FIG. 2, (A) shows the window width signal i, and (B) shows the binarized signal b that is the output of the A / D conversion circuit 1.
Assume that any one of an index signal e, a seek signal f, and a head selection signal g is generated as a synchronization event. From this synchronization event, a pulse S0 that first becomes logic 1 is detected in the first output signal h. Then, the window width signal generation circuit 4 outputs the window width signal i shown in (A) with reference to the pulse S0. The window width signal is output at every time interval T obtained by dividing the interval between consecutive index signals by the number of bits existing in the cylinder.
Thereafter, as shown in (B), the first output signal h is converted into the binarized signal b generated from the A / D conversion circuit 1 by the read signal a consisting of an analog signal read from the magnetic head 10. , The pulses S1, S2, S3,..., Which are logic 1, are generated following the pulse S0 corresponding to. At this time, as shown in the figure, according to the peak shift existing in the read signal a, for example, the pulse S2 is delayed in time compared to the window width signal i, and the pulse S3 is compared with the window width signal i. Progressing in time.
[0020]
Next, the operation of the determination circuit will be described with reference to FIG. 3, (a) shows the window width signal i, (b) shows the output signal d of the shift register 2, and (c) shows the clock signal c.
The shift register 2 samples and shifts the output pulse of the A / D conversion circuit 1 with a clock signal c that is, for example, five times faster than the window width signal i, thereby shifting the output pulses P1 to P1 of five successive registers. As P5, as shown in FIG. 3B, five pulses that are delayed in time by T / 5 are sequentially generated.
In the determination circuit 5, the pulses P1 to P5 are taken in parallel, and a pulse having a high level portion in the section D1 of the window width signal interval including the rising edge of the first pulse P1 is determined as logic 1. At the same time, the number of the pulses P1 to P5 determined as logic 1 is counted, and when the number exceeds a predetermined number, for example, 3 corresponding to the majority, for example, A / D conversion It is determined that the output pulse of the circuit 1 is logic 1 in the section D1. In the case of FIG. 3, since the pulses P1 to P3 are at the high level in the section D1, the determination circuit 5 determines that the output pulse from the A / D conversion circuit 1 is logic 1, and the logic 1 determination output signal j is generated.
If the number of pulses determined as logic 1 in the section D1 is less than 3, but the number of pulses determined as logic 1 in the next section D2 exceeds 3, the determination circuit 5 The output pulse from the A / D conversion circuit 1 at this time is determined to be logic 0 in the section D1 and logic 1 in the section D2, and a determination output signal j is generated.
[0021]
Next, the configuration of the window width signal generation circuit in this example will be described with reference to FIG. As shown in FIG. 4, the window width signal generation circuit 4 of this example is roughly composed of an OR circuit 21, a latch circuit 22, an AND circuit 23, and a pulse train generation circuit 24.
The OR circuit 21 generates an output by taking the logical sum of the inputs of the index signal e, seek signal f, and head selection signal g, and the latch circuit 22 latches the output of the OR circuit 21. In this state, when the first output signal h of the shift register 2 is output, an output is generated from the AND circuit 23, and the pulse train generation circuit 24 continuously uses the output of the AND circuit 23 as a trigger signal at predetermined intervals. A pulse train is generated. The latch circuit 22 is reset when the output of the AND circuit 23 is generated.
The pulse train from the pulse train generation circuit 24 has a time interval obtained by dividing the time interval of the index signal by the number of bits of all signals existing in the interval, and is output as the window width signal i.
[0022]
Next, a configuration example of the determination circuit will be described with reference to FIG. As shown in FIG. 5, the determination circuit 5 includes a latch circuit 31, a counting circuit 32, a numerical value generation circuit 33, and a comparison circuit 34.
The latch circuit 31 latches the output signal d of the shift register 2 in parallel at intervals of the window width signal i. The counting circuit 32 counts the number of logic 1 latched by the latch circuit 31. The numerical value generation circuit 33 generates a signal indicating a predetermined number, for example, the numerical value 3 in the above example. The comparison circuit 34 compares the number of counting results of the counting circuit 32 with a predetermined number from the numerical value generating circuit 33, and generates an output signal of logic 1 when the counting result of the counting circuit 32 is larger, Otherwise, a logic 0 output signal is generated.
[0023]
As described above, in the signal sampling apparatus of this example, a window width signal is generated at a constant time interval with the input of specific control data as a synchronization event and the output of the first logic 1 after the arrival of the synchronization event as a time reference. Since the logic 1 or 0 of the next input pulse is determined based on the window width signal and a pulse whose timing is shaped is output, a phase-locked loop circuit, a ROM memory, or the like is required. Therefore, the time lag of the output signal based on the influence of the peak shift in the input signal can be removed with a simple and small circuit configuration.
As the synchronization event, since the index signal generated for each cylinder has the most chance of occurrence, the output signal is usually shaped for each rotation of the magnetic disk triggered by the arrival of the index signal. The window width signal is created, but in addition to this, control data that is generated from time to time in response to changes in operating conditions, such as seek signals and head selection signals, is also synchronized with each event. As a result, a new window width signal is created.
[0024]
◇ Second embodiment
FIG. 6 is a block diagram showing the configuration of a signal sampling apparatus according to a second embodiment of the present invention, FIG. 7 is a block diagram showing the configuration of a window width signal generating circuit in this embodiment, and FIG. 8 is a specific pattern detection circuit. It is a block diagram which shows the example of a structure.
[0025]
As shown in FIG. 6, the signal sampling apparatus 100A of this example includes an A / D conversion circuit 1, a shift register 2, a clock generation circuit 3, a window width signal creation circuit 4A, a determination circuit 5, and a specific pattern. The detection circuit 6 is schematically configured.
In this example, the configuration and function of the A / D conversion circuit 1, the shift register 2, the clock generation circuit 3, and the determination circuit 5 are the same as those in the first embodiment, so that a detailed description thereof will be given below. Omitted.
The window width signal generation circuit 4A generates a window width signal triggered by a synchronization event in which a specific pattern detection signal detected by the specific pattern detection circuit 7 is added in addition to the index signal, seek signal, and head selection signal. . The specific pattern detection circuit 6 detects a specific pattern in the output of the determination circuit 5 and generates a specific pattern detection signal. In this case, the specific pattern is control data inserted to indicate a specific position in the cylinder of the magnetic disk, such as an address mark signal. Has been inserted.
[0026]
Next, the operation of the signal sampling apparatus of this example will be described with reference to FIG. The window width signal generating circuit 4A generates a window width signal i as a synchronization event in addition to the index signal e, seek signal f, and head selection signal g. At this time, the specific pattern detection circuit 6 detects a specific pattern such as an address mark signal included in the output signal j of the determination circuit 5 and generates a specific pattern detection signal k. The determination circuit 5 shifts the binarized signal b, which is the output of the A / D conversion circuit 1, based on the time interval determined by the window width signal i created in response to such a synchronization event. Waveform shaping is performed on the output signal d of 2 in the same manner as in the first embodiment, thereby eliminating the time shift based on the effect of peak shift in the read signal a from the magnetic head. Is generated.
[0027]
In a magnetic disk device, in a normal state, a window width signal is generated by an index signal, and an output pulse in which a timing deviation of the input pulse is corrected is generated based on a time interval of the window width signal, thereby generating a signal from the magnetic head. Although it works to remove the time lag of the output signal based on the influence of the peak shift that exists in the readout signal, the time lag between the input pulse and the window width signal changes with the passage of time after the generation of the index signal. In some cases, the timing deviation becomes difficult to correct.
In this example, the timing of the window width signal is reset not only by the index signal but also by the specific pattern detection signal k based on the address mark signal generated a plurality of times within the index signal interval. Can be reduced.
[0028]
Next, the configuration of the window width signal generation circuit in this example will be described with reference to FIG. As shown in FIG. 7, the window width signal generation circuit 4 </ b> A is roughly composed of an OR circuit 41, a latch circuit 42, an AND circuit 43, and a pulse train generation circuit 44.
In this case, the configurations and functions of the latch circuit 42, the AND circuit 43, and the pulse train generating circuit 44 are the same as those of the latch circuit 22, the AND circuit 23, and the pulse train generating circuit 24 in the first embodiment shown in FIG. It is.
The OR circuit 41 takes the logical sum of the inputs of the index signal e, seek signal f, head selection signal g, and specific pattern detection signal k to generate an output.
[0029]
Next, a configuration example of the specific pattern detection circuit will be described with reference to FIG. As shown in FIG. 8, the specific pattern detection circuit 6 includes a shift register 51, a pattern generation circuit 52, and a pattern matching circuit 53.
The shift register 51 receives the output signal j of the determination circuit 5 serially and generates an output developed in parallel. The pattern generation circuit 52 outputs a specific pattern such as an address mark signal as a parallel signal. The pattern matching circuit 53 generates a specific pattern detection signal k indicating the output of the specific pattern from the determination circuit 6 when the output pattern of the shift register 51 matches the output pattern of the pattern generation circuit 52.
[0030]
As described above, in the signal sampling device of this example, as in the case of the first embodiment, the input is performed with a simple and small-scale circuit configuration without the need for a phase-locked loop circuit or a ROM memory. The time shift of the output signal based on the influence of the peak shift in the signal can be removed, and an input of a specific pattern that is output a plurality of times in one cylinder such as an address mark signal is shown as a synchronization event. Since the generation of the specific pattern detection signal is added, the frequency of resetting the timing of the window width signal is increased, and therefore waveform shaping with higher accuracy can be performed.
[0031]
◇ Third example
FIG. 9 is a block diagram showing an application example of the signal sampling apparatus according to the third embodiment of the present invention.
In this example, a schematic configuration in which an output signal of the host computer 200 is input to the magnetic disk device 300 via the signal sampling device 100 / 100A of the first embodiment or the second embodiment is shown.
The host computer 200 supplies a signal including bit data to which a time lag is intentionally added to the input terminal 11 of the signal sampling device 100 / 100A. The signal sampling device 100 / 100A generates a signal at the output terminal 12 in which the time lag of the input signal is corrected. The magnetic disk device 300 writes to the magnetic disk according to the output signal of the signal sampling device 100 / 100A. At this time, the magnetic disk device 300 supplies a seek signal and a head selection signal to the signal sampling device 100 / 100A.
[0032]
Some magnetic disk devices cause a peak shift in the reproduced output even if writing is performed with bit data having no time lag. On the other hand, in the host computer, data corresponding to such a magnetic disk device is created in advance with intentionally giving a time lag that cancels the time lag occurring in the magnetic disk device in advance. As a result of writing, a normal read output having no peak shift may be obtained from the magnetic disk device.
However, if the combination of the host computer and the magnetic disk device is changed and a normal magnetic disk device that does not cause such peak shift is used, the host computer remains unchanged. In this case, since there is a time lag in the write signal, the read signal from the magnetic disk device also has a time lag.
[0033]
Therefore, in such a case, by inserting the signal sampling device 100 / 100A of the present invention between the host computer and the magnetic disk device, even if there is a time lag in the write signal from the host computer, the magnetic disk Since an input signal to the apparatus does not have a time lag, a normal signal without a time lag can be obtained as a signal read from the magnetic disk apparatus.
[0034]
The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and even if there is a design change or the like without departing from the gist of the present invention. Included in the invention. For example, the present invention can be applied to demodulation as well as shaping of a read signal of a magnetic disk device. The signal serving as the synchronization event is not limited to that shown in each embodiment, but may be other types. In the third embodiment, the A / D converter 1 may be omitted. The present invention can be applied not only to a magnetic disk device but also to an optical disk device or the like.
[0035]
【The invention's effect】
As described above, according to the present invention, in a magnetic disk device or the like, the time lag of the output binarized signal based on the influence of the peak shift in the input signal is removed with a simple and small circuit configuration. Therefore, it is possible to improve the performance of the magnetic disk device or the like.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a signal sampling apparatus according to a first embodiment of the present invention.
FIG. 2 is a timing chart for explaining a temporal shift of a binarized signal.
FIG. 3 is a timing chart for explaining the operation of the determination circuit;
FIG. 4 is a block diagram showing a configuration of a window width signal generating circuit in the present embodiment.
FIG. 5 is a block diagram illustrating a configuration example of a determination circuit.
FIG. 6 is a block diagram showing a configuration of a signal sampling apparatus according to a second embodiment of the present invention.
FIG. 7 is a block diagram showing a configuration of a window width signal generating circuit in the present embodiment.
FIG. 8 is a block diagram illustrating a configuration example of a specific pattern detection circuit.
FIG. 9 is a block diagram showing an application example of a signal sampling apparatus according to a third embodiment of the present invention.
[Explanation of symbols]
1 Analog-digital (A / D) conversion circuit (A / D conversion means)
2 Shift register
3 Clock generation circuit
4,4A Window width signal creation circuit (window width signal creation means)
5 determination circuit (determination means)
6 Specific pattern detection circuit (specific pattern detection means)
10 Magnetic head
15 Control circuit
31 Latch circuit (latch means)
32 Counting circuit (counting means)
34 Comparison circuit (comparison means)
51 Shift register
52 Pattern generation circuit (pattern generation means)
53 Pattern matching circuit (pattern matching means)

Claims

A / D conversion means for converting an input signal into a binary signal;
A shift register that samples and shifts the binarized signal with a clock signal faster than the window width signal and outputs the shift signal in parallel;
Window width signal generating means for outputting a window width signal at a predetermined time interval when a specific logic state of the binarized signal is detected for the first time after the occurrence of a synchronization event;
A plurality of stages of latch means for latching an output signal of each stage of the shift register in accordance with the window width signal; a counting means for counting the number of specific logic states in the output signal of each stage of the latch means; A signal sampling apparatus comprising: a determination unit including a comparison unit that outputs a determination output signal having the specific logic state for each window width signal when the counting result is equal to or greater than a predetermined number .

The specific logic state, the signal sampling device according to claim 1, characterized in that it is a logical 1.

The distance of the window width signal, a rotation time of the magnetic disk cylinder, according to claim 1 or 2, characterized in that which is defined by the time interval divided by the number of bits of the signal contained in the cylinder The signal sampling apparatus as described.

The synchronization event is an index signal indicating the start position of the cylinder of the magnetic disk, a seek signal instructing switching of the cylinder of the magnetic disk, or a head selection signal instructing switching of the magnetic head accompanying switching of the recording surface of the magnetic disk. 4. The signal sampling device according to claim 1, wherein the signal sampling device is an input.

5. The signal sampling apparatus according to claim 4 , wherein the synchronization event includes a case where a specific pattern detection signal generated by detecting a specific pattern inserted in a cylinder is input.

The specific pattern detection signal includes a shift register that samples and shifts the determination output signal, pattern generation means that holds and outputs the specific pattern, an output signal of the shift register, and an output signal of the specific pattern generation means. 6. The signal sampling device according to claim 5 , wherein the signal sampling device is generated by a specific pattern detection unit comprising a pattern matching unit that outputs the specific pattern detection signal when they are matched.

The input signal, the signal sampling device according to any one of claims 1 to 6, characterized in that a read signal from the magnetic head.

Wherein the input signal is a signal for writing to the magnetic disk apparatus, the determination output signal, any one of claims 1 to 6, characterized in that it is an input signal of another magnetic disk device 1 The signal sampling apparatus as described.