KR100301514B1

KR100301514B1 - Scan test apparatus for asynchronous system

Info

Publication number: KR100301514B1
Application number: KR1019990014457A
Authority: KR
Inventors: 안정홍
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1999-04-22
Filing date: 1999-04-22
Publication date: 2001-10-29
Also published as: KR20000067003A

Abstract

본 발명은 비동기 시스템의 스캔 테스트 장치에 관한 것으로 특히, 데이터의 전송을 요구하는 신호를 이용하여 시프트 인, 시프트 아웃, 데이터 캡쳐로 이루어진 스캔 테스트가 가능하도록 함에 목적이 있다. 이러한 목적의 본 발명은 데이터 시프트 모드시 서로 체인 형태로 연결되어 테스트 벡터(SI)를 순차적으로 시프트하고 데이터 캡쳐 모드시 각각의 콤비네이션 블럭을 통해 서로 연결되어 전단의 콤비네이션 블럭의 출력 데이터(D)를 다음단의 콤비네이션 블럭으로 전송하는 동작을 반복하는 복수개의 스캔 플립플롭(421∼424)을 구비하며, 그 복수개의 스캔 플립플롭(421∼424)은 제어 신호(TM)에 의해 전송 요구 신호(REQ1)(TREQ)중 하나를 선택하는 멀티플렉서(510)와, 제어 신호(Shift)에 의해 시프트 모드시 입력 신호(SI)를 선택하고 데이터 캡쳐시 콤비네이션 블럭의 출력 신호(D)를 선택하는 멀티플렉서(520)와, 상기 멀티플렉서(510)의 출력 신호에 의해 상기 멀티플렉서(520)의 출력 데이터를 래치하고 요구 신호(REQo)를 다음단의 콤비네이션 블럭으로 출력함과 아울러 전단의 콤비네이션 블럭으로 응답 신호(ACKo)를 출력하는 플립플롭(530)과, 이 플립플롭(530)의 출력 신호(/Q)를 래치하여 다음단의 스캔 플립플롭 또는 콤비네이션 블럭으로 출력하는 래치부(540)로 각기 구성한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a scan test apparatus for an asynchronous system. In particular, an object of the present invention is to enable a scan test consisting of a shift-in, a shift-out, and a data capture by using a signal requiring data transmission. The present invention for this purpose is connected to each other in a chain form in the data shift mode to sequentially shift the test vectors (SI), and in the data capture mode is connected to each other through each combination block to output the output data (D) of the preceding combination block And a plurality of scan flip-flops 421 to 424 which repeat the operation of transmitting to the next combination block, and the plurality of scan flip-flops 421 to 424 are the transmission request signal REQ1 by the control signal TM. A multiplexer 510 for selecting one of the (TREQ) and a multiplexer 520 for selecting an input signal (SI) in the shift mode by the control signal (Shift) and an output signal (D) of the combination block during data capture. And latching the output data of the multiplexer 520 according to the output signal of the multiplexer 510 and outputting a request signal REQo to the next combination block. And a flip-flop 530 that outputs the response signal ACKo to the combination block at the front end, and a latch that outputs the output signal / Q of the flip-flop 530 to the next scan flip-flop or combination block. Each of the parts 540 is configured.

Description

SCAN TEST APPARATUS FOR ASYNCHRONOUS SYSTEM}

본 발명은 비동기식 시스템에 관한 것으로 특히, 비동기 시스템의 스캔 테스트 장치에 관한 것이다.The present invention relates to an asynchronous system, and more particularly, to a scan test apparatus of an asynchronous system.

일반적으로 동기식 시스템의 정상 구동 여부는 스캔 테스트에 의해 판별한다.In general, the normal operation of the synchronous system is determined by a scan test.

일반적으로 동기식 시스템에 적용되는 스캔 테스트 장치는 도1 과 같은 스캔 플립플롭을 복수개 구비하고 스캔 테스트가 가능하도록 그 스캔 플립플롭들을 서로 연결하여 하나의 체인을 형성하도록 구성하게 된다.In general, a scan test apparatus applied to a synchronous system includes a plurality of scan flip-flops as shown in FIG. 1, and configures a single chain by connecting the scan flip-flops to each other so as to enable a scan test.

이러한 스캔 테스트 장치는 정상 모드일 경우 시스템의 동작에 전혀 영향을 미치지 않고 스캔 모드일 경우에만 연결된 체인을 따라 데이터 값을 전달하므로 내부 노드에 대한 제어성(Controllability)과 관측성(Observability)을 높여주게 된다.These scan test devices do not affect the operation of the system at all in normal mode, but transmit data values along the connected chain only in scan mode, thereby increasing controllability and observability of internal nodes. do.

이러한 동기식 시스템의 스캔 테스트 동작은 스캔 체인을 형성한 후 그 스캔 체인을 통해 테스트 벡터를 로드되고 언로드(unload)되어 칩의 정상 동작 상태를 테스트하는데, 스캔 동작은 크게 시프트 인, 데이터 캡쳐, 시프트 아웃의 3단계로 구분되며, 이를 설명하면 다음과 같다.The scan test operation of such a synchronous system forms a scan chain and then loads and unloads a test vector through the scan chain to test the chip's normal operating state, which is largely shift in, data capture, and shift out. It is divided into three steps, and it is explained as follows.

먼저, 스캔 시프트 인(SCAN Shift In) 동작의 시작을 위하여 복수개의 스캔 플립플롭의 단자(SE)를 하이로 만든다.First, the terminal SE of the plurality of scan flip-flops is made high to start a scan shift in operation.

이때, 복수개의 스캔 플립플롭들은 입력 단자(D)와 출력단자(Q)간의 연결이 끊어지고 입력 단자(SI)가 출력단자(Q)에 연결되며 클럭 단자(CLK)에 테스트 클럭(TCK)이인가되어진다.At this time, the plurality of scan flip-flops are disconnected between the input terminal D and the output terminal Q, the input terminal SI is connected to the output terminal Q, and the test clock TCK is applied to the clock terminal CLK. Is authorized.

이에 따라, 체인으로 연결된 스캔 플립플롭들이 테스트 클럭(TCK)에 동기되어 데이터를 시프트하게 된다.Accordingly, the chained scan flip-flops shift data in synchronization with the test clock TCK.

즉, 시프트 인 동작이 시작되면 전단의 스캔 플립플롭의 출력 단자(Q)가 후단의 스캔 플립플롭의 입력 단자(SI)에 연결되어 데이터를 시프트하게 된다.That is, when the shift-in operation starts, the output terminal Q of the previous scan flip-flop is connected to the input terminal SI of the scan flip-flop of the rear end to shift the data.

따라서, 상기와 같은 일련의 시프트 동작을 반복하여 직렬 연결되어진 스캔 플립플롭에 원하는 값을 로드하게 된다.Therefore, the above-described series of shift operations are repeated to load a desired value into the scan flip-flop connected in series.

이 후, 플립플롭의 세팅이 종료되면 데이터 캡쳐 단계를 수행하는데, 입력 단자(SE)가 로우로 바뀌어 스캔 플립플롭들은 입력 단자(D)와 출력 단자(Q)가 연결되어 정상 모드의 연결 상태가 된다.Thereafter, when the setting of the flip-flop is finished, the data capture step is performed. The input terminal SE is turned low so that the scan flip-flops are connected to the input terminal D and the output terminal Q, so that the connection state of the normal mode is maintained. do.

이때, 시스템 클럭을 발생시켜 시스템을 동작시킴에 의해 각각의 스캔 플립플롭의 입력단자(D)에 연결된 각 콤비네이션 회로(도면 미도시)의 결과값을 상기 각각의 스캔 플립플롭에 저장하게 된다.At this time, by generating a system clock to operate the system, a result value of each combination circuit (not shown) connected to the input terminal D of each scan flip-flop is stored in each scan flip-flop.

이에 따라, 시스템 동작에 의한 결과값이 스캔 플립플롭에 저장되면 스캔 시프트 아웃(SCAN Shift Out) 동작을 시작하게 된다.Accordingly, when the result value of the system operation is stored in the scan flip-flop, the scan shift out operation is started.

이때, 각각의 스캔 플립플롭의 입력 단자(SE)의 값이 하이로 천이되어 다시 시프트 모드로 전환되어 각각의 스캔 플립플롭에 있는 값들을 읽어낸다.At this time, the value of the input terminal SE of each scan flip-flop is shifted high to switch to the shift mode, and the values in each scan flip-flop are read.

이에 따라, 읽혀진 값들을 예상값과 비교하여 칩의 정상 동작 유무를 판정하게 된다.Accordingly, the read values are compared with the expected value to determine whether the chip operates normally.

한편, 시프트 아웃(Shift Out)과 동시에 테스트에 쓰여질 벡터를 시프트 인(ShiftIn)하여 로드한다.Meanwhile, at the same time as the shift out, the vector to be used for the test is shifted in and loaded.

따라서, 동기식 시스템은 상기와 같은 과정을 반복하여 스캔 테스트를 수행한다.Therefore, the synchronous system repeats the above process to perform the scan test.

그러나, 종래의 동기식 시스템에 적용한 스캔 방법은 비동기식 시스템에 적용하기에는 다음과 같은 여러 문제점이 있다.However, the scan method applied to the conventional synchronous system has a number of problems as follows.

1. 비동기 시스템은 클럭으로 구동되지 않는다.1. Asynchronous systems are not driven by the clock.

2. 플립플롭을 연결하여 시프트 동작을 수행하기가 어렵다.2. It is difficult to perform a shift operation by connecting flip-flops.

3. 시스템 동작을 동시에 발생시키기 어렵다.3. It is difficult to generate system operation at the same time.

따라서, 일반적으로 비동기식 시스템에서는 스캔 테스트가 이루어지지 않는다.Thus, in general, scan tests are not performed on asynchronous systems.

즉, 비동기식 시스템의 특징은 시스템의 동작을 요구하는 신호와 동작의 완료를 알려주는 신호를 주고 받음으로써 시스템의 동작이 수행되므로 클럭에 동기되어 동작하는 동기식 시스템에 적용하는 스캔 테스트 방법을 비동기 시스템에는 적용할 수 없는 문제점이 있다.That is, the characteristic of the asynchronous system is that the operation of the system is performed by exchanging a signal requesting the operation of the system with a signal indicating the completion of the operation. Therefore, the scan test method applied to the synchronous system operating in synchronization with the clock is applied to the asynchronous system. There is a problem that cannot be applied.

이에, 본 발명은 종래의 문제점을 개선하여 데이터의 전송을 요구하는 신호를 이용하여 서로 연결되어진 스캔 체인에서 데이터를 시프트하도록 함으로써 비동기식 시스템에서도 시프트 인, 시프트 아웃, 데이터 캡쳐로 이루어진 스캔 테스트가 가능하도록 창안한 비동기 시스템의 스캔 테스트 장치를 제공함에 목적이 있다.Accordingly, the present invention improves the conventional problem by shifting data in scan chains connected to each other by using signals requiring data transmission, so that a scan test made of shift in, shift out, and data capture is possible in an asynchronous system. An object of the present invention is to provide a scan test apparatus for asynchronous systems.

도1 은 일반적으로 동기식 시스템에 적용되는 스캔 플립플롭의 예시도.1 is an illustration of a scan flip-flop generally applied to a synchronous system.

도2 는 일반적으로 비동기식 시스템에 적용되는 플립플롭의 예시도.2 is an illustration of a flip-flop generally applied to an asynchronous system.

도3 은 도2 와 같은 스캔 플립플롭의 타이밍도.3 is a timing diagram of a scan flip-flop as shown in FIG.

도4 는 본 발명의 실시예에 따른 장치의 블럭도.4 is a block diagram of an apparatus according to an embodiment of the present invention.

도5 는 도4 에 구비된 스캔 플립플롭의 블럭도.FIG. 5 is a block diagram of a scan flip-flop provided in FIG. 4; FIG.

도6 은 본 발명에서 시프트 모드시의 연결 상태를 보인 예시도.Figure 6 is an exemplary view showing a connection state in the shift mode in the present invention.

도7 은 도6 에서의 동작 타이밍도.7 is an operation timing diagram in FIG. 6;

도8 은 본 발명에서 데이터 캡쳐 모드시의 연결 상태를 보인 예시도.8 is an exemplary view showing a connection state in the data capture mode in the present invention.

도9 는 도8 에서의 동작 타이밍도.9 is an operation timing diagram in FIG. 8;

도10 은 본 발명에서 스캔 테스트시 전체적인 타이밍도.10 is an overall timing diagram during a scan test in the present invention.

*** 도면의 주요부분에 대한 부호의 설명 ****** Explanation of symbols for main parts of drawing ***

411∼413 : 콤비네이션 블럭 421∼424 : 스캔 플립플롭411 to 413: combination block 421 to 424: scan flip-flop

510,520 : 멀티플렉서 530 : 플립플롭510,520: Multiplexer 530: Flip-flop

540 : 래치부 541,544 : 전송 게이트540: latch portion 541,544: transmission gate

542,543 : 인버터542,543: Inverter

본 발명은 상기의 목적을 달성하기 위하여 현재의 입력값과 초기 입력값을 가지고 각기 동작하는 복수개의 콤비네이션(Combination) 블럭과, 데이터 시프트 모드시체인 형태로 서로 연결되어 테스트 벡터를 시프트하고 데이터 캡쳐 모드시 상기 복수개의 콤비네이션 블럭을 통해 서로 연결되어 전단의 콤비네이션 블럭의 출력 데이터를 다음단의 콤비네이션 블럭으로 출력하는 동작을 반복하는 복수개의 스캔 플립플롭과, 데이터 시프트 및 캡쳐로 이루어진 스캔 테스트시 상기 스캔 플립플롭을 제어하기 위한 각각의 신호(TM, SHIFT, TREQ)를 출력하는 제어 수단을 구비하여 구성함을 특징으로 한다.In order to achieve the above object, the present invention provides a combination of a plurality of combination blocks, each of which has a current input value and an initial input value, and a data shift mode. A plurality of scan flip-flops connected to each other through the plurality of combination blocks and repeating an operation of outputting output data of a previous combination block to a next combination block, and the scan flip during a scan test consisting of data shift and capture And control means for outputting respective signals (TM, SHIFT, TREQ) for controlling the flop.

상기 복수개의 스캔 플립플롭은 스캔 테스트시 제어 신호(TM)에 의해 전송 요구를 위한 신호(TREQ)를 선택하여 전송 요구 신호(req1)를 출력하는 제1 멀티플렉서와, 제어 신호(SHIFT)에 의해 시프트 모드시 테스트 벡터(SI)를 선택하고 데이터 캡쳐 모드시 전단의 콤비네이션 블럭의 출력 신호(D)를 선택하는 제2 멀티플렉서와, 상기 제1 멀티플렉서의 출력 신호에 의해 상기 제2 멀티플렉서의 출력 데이터를 래치하고 요구 신호(REQo)를 다음단의 콤비네이션 블럭으로 출력함과 아울러 전단의 콤비네이션 블럭으로 응답 신호(ACKo)를 출력하는 플립플롭과, 상기 전송 요구 신호(req1)가 로우일 때 상기 플립플롭의 출력 데이터를 전송하는 제1 전송 게이트와, 이 제1 전송 게이트의 출력 신호를 반전하여 다음단의 스캔 플립플롭 또는 콤비네이션 블럭으로 전송하는 제1 인버터와, 이 제1 인버터의 출력 신호를 반전하는 제2 인버터와, 상기 전송 요구 신호(req1)가 하이일 때 상기 제2 인버터의 출력 신호를 상기 제1 인버터의 입력 단자로 궤환시키는 제2 전송 게이트로 구성한다.The plurality of scan flip-flops may be shifted by a first multiplexer which selects a signal TREQ for a transmission request by a control signal TM and outputs a transmission request signal req1 by a control signal TM and a control signal SHIFT. Latches the output data of the second multiplexer by a second multiplexer for selecting a test vector (SI) in mode and an output signal (D) of a previous combination block in the data capture mode, and an output signal of the first multiplexer And a flip-flop for outputting the request signal REQo to the next combination block and outputting a response signal ACKo to the previous combination block, and outputting the flip-flop when the transmission request signal req1 is low. A first transfer gate for transmitting data and a first signal for inverting the output signal of the first transfer gate and transferring the data to the next scan flip-flop or combination block. Butter, a second inverter for inverting the output signal of the first inverter, and a second transmission for feeding back the output signal of the second inverter to the input terminal of the first inverter when the transfer request signal req1 is high. It consists of a gate.

이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the drawings.

일반적으로 비동기식 시스템에는 도2 와 같은 플립플롭이 구비되며, 이러한 플립플롭의 동작을 도3 의 타이밍도를 참조하여 설명하면 다음과 같다.In general, the asynchronous system includes a flip-flop as shown in FIG. 2, and the operation of the flip-flop will be described with reference to the timing diagram of FIG. 3.

먼저, 플립플롭의 전단에서 데이터의 전송을 요구하는 신호(Req1)가 도3 (a)와 같이 액티브되면 도3 (b)와 같은 유효 데이터(D)가 그 플립플롭에 로드되어진다.First, when the signal Req1 for requesting data transfer at the front of the flip-flop is activated as shown in Fig. 3 (a), the valid data D as shown in Fig. 3 (b) is loaded into the flip-flop.

이에 따라, 데이터(D)가 안전되게 로드되면 플립플롭은 자동적으로 도3 (c)(d)와 같이 응답 신호(Ack1)와 요구 신호(Req2)를 발생시킨다.Accordingly, when the data D is safely loaded, the flip-flop automatically generates a response signal Ack1 and a request signal Req2 as shown in FIG. 3 (c) (d).

이때, 도3 (c)와 같은 응답 신호(Ack1)는 플립플롭에 안정적으로 데이터가 로드되었으며 다음의 데이터를 받을 준비가 되었음을 전단의 플립플롭으로 알려주는 것이다.At this time, the response signal Ack1 as shown in FIG. 3 (c) indicates that the flip-flop of the front end is stably loaded with data on the flip-flop and is ready to receive the next data.

동시에 플립플롭은 도3 (d)와 같은 요구 신호(Req2)를 다음단의 플립플롭으로 전송함으로써 데이터의 전송을 요구하게 된다.At the same time, the flip-flop transmits the request signal Req2 as shown in FIG. 3 (d) to the next flip-flop to request data transfer.

상기에서 요구 신호(Req2)는 다음단의 플립플롭에서 도3 (e)와 같은 출력 데이터(Q)를 안정적으로 로드하여 도3 (f)와 같은 응답 신호(Ack2)가 올 때까지 액티브 상태를 유지하게 된다.In this case, the request signal Req2 stably loads the output data Q as shown in FIG. 3 (e) in the next flip-flop and keeps the active state until the response signal Ack2 as shown in FIG. Will be maintained.

그러나, 상기와 같은 플립플롭은 다단으로 접속하여도 시프트 동작을 수행할 수 없다.However, the flip-flop as described above cannot be shifted even when connected in multiple stages.

따라서, 본 발명에서는 도2 의 플립플롭을 이용하여 스캔 기능을 수행하도록 회로를 구성한다.Therefore, in the present invention, the circuit is configured to perform the scan function using the flip-flop of FIG.

즉, 본 발명의 실시예를 위한 스캔 테스트 장치는 도4 의 블럭도에 도시한 바와 같이, 데이터 캡쳐시 현재 입력값과 초기 입력값을 기반으로 동작하는 콤비네이션 블럭(411∼413)과, 제어신호(TM)가 하이인 상태에서 제어신호(Shift)가 하이되어 데이터 시프트 모드가 설정되면 서로 체인 형태로 연결되어 전송 요구 신호(TREQ)에 의해 전단의 스캔 플립플롭으로부터의 테스트 벡터(SI)를 다음단의 스캔 플립플롭으로 시프트하고 제어 신호(Shift)가 로우로 되어 데이터 캡쳐 모드가 설정되면 상기 각각의 콤비네이션 블럭(411∼413)을 통해 서로 연결되어 전송 요구 신호(TREQ)에 의해 전단의 콤비네이션 블럭의 출력 데이터(D)를 다음단의 콤비네이션 블럭으로 전송하는 동작을 반복하는 복수개의 스캔 플립플롭(421∼424)으로 구성한다.That is, the scan test apparatus for an embodiment of the present invention, as shown in the block diagram of Figure 4, the combination block (411 ~ 413) that operates based on the current input value and the initial input value at the time of data capture, and the control signal When (TM) is high and the control signal (Shift) is high and the data shift mode is set, the control signal (Shift) is set to be connected to each other in a chain form and the test vector (SI) from the previous scan flip-flop by the transmission request signal (TREQ) When shifting to the scan flip-flop of the stage and the control signal (Shift) is set low and the data capture mode is set, the combination block of the front end is connected by the transmission request signal (TREQ) is connected to each other through each combination block (411 ~ 413) Is composed of a plurality of scan flip-flops 421 to 424 which repeat the operation of transmitting the output data D to the next combination block.

상기 스캔 플립플롭(421∼424)은 도5 의 블럭도에 도시한 바와 같이, 제어 신호(TM)에 의해 전송 요구 신호(REQ1)(TREQ)중 하나를 선택하는 멀티플렉서(510)와, 제어 신호(Shift)에 의해 시프트 모드시 입력 신호(SI)를 선택하고 데이터 캡쳐시 콤비네이션 블럭의 출력 신호(D)를 선택하는 멀티플렉서(520)와, 상기 멀티플렉서(510)의 출력 신호에 의해 상기 멀티플렉서(520)의 출력 데이터를 래치하고 요구 신호(REQo)를 다음단의 콤비네이션 블럭으로 출력함과 아울러 전단의 콤비네이션 블럭으로 응답 신호(ACKo)를 출력하는 플립플롭(530)과, 이 플립플롭(530)의 출력 신호(/Q)를 래치하여 다음단의 스캔 플립플롭 또는 콤비네이션 블럭으로 출력하는 래치부(540)로 구성한다.The scan flip-flops 421 to 424 are a multiplexer 510 which selects one of the transmission request signals REQ1 and TREQ by the control signal TM, as shown in the block diagram of FIG. A multiplexer 520 for selecting an input signal SI in the shift mode by the shift mode and an output signal D of the combination block during data capture, and the multiplexer 520 by the output signal of the multiplexer 510. A flip-flop 530 for latching the output data of the < RTI ID = 0.0 >) < / RTI > The latch unit 540 latches the output signal / Q and outputs the scan flip-flop or the combination block to the next stage.

상기 래치부(540)는 제어신호(REQ1)가 하이일 때 플립플롭(530)의 출력 신호(/Q)를 전송하는 전송 게이트(541)와, 이 전송 게이트(541)의 출력 신호를 반전시켜 다음단의 스캔 플립플롭으로 전송하는 인버터(542)와, 이 인버터(542)의 출력 신호를 반전시키는 인버터(543)와, 제어신호(REQ1)가 로우일 때 상기 인버터(543)의 출력 신호를 상기 인버터(542)의 입력 단자로 전송하는 전송 게이트(544)로 구성한다.The latch unit 540 inverts the transmission gate 541 transmitting the output signal / Q of the flip-flop 530 when the control signal REQ1 is high, and inverts the output signal of the transmission gate 541. An inverter 542 for transmitting to the next scan flip-flop, an inverter 543 for inverting the output signal of the inverter 542, and an output signal of the inverter 543 when the control signal REQ1 is low. The transmission gate 544 transmits to the input terminal of the inverter 542.

이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.Referring to the operation and effect of the embodiment of the present invention configured as described above are as follows.

먼저, 데이터 시프트가 설정된 경우 스캔 플립플롭(421∼424)은 도6 의 예시도에 도시한 바와 같이 체인 형태로 연결되며, 이러한 경우의 동작을 도7 의 동작 타이밍도를 참조하여 설명하면 다음과 같다.First, when the data shift is set, the scan flip-flops 421 to 424 are connected in a chain form as shown in the example diagram of FIG. 6. The operation in this case will be described with reference to the operation timing diagram of FIG. same.

스캔 테스트 모드중 시프트 모드로 변환하기 위해 제어 신호(TM)(SHIFT)가 도7 (a)(b)와 같이 하이로 발생된다.The control signal TM (SHIFT) is generated high as shown in Fig. 7 (a) (b) to convert to the shift mode in the scan test mode.

이때, 스캔 플립플롭(421∼424)는 멀티플렉서(520)가 제어신호(SHIFT)에 의해 입력 신호(SI)를 선택하여 플립플롭(530)의 입력 단자(d)에 인가함으로 상기 스캔 플립플롭(421∼424)은 도6 과 같이 하나의 긴 스캔 체인을 형성하게 된다.In this case, the scan flip-flops 421 to 424 are configured by the multiplexer 520 selecting the input signal SI by the control signal SHIFT and applying it to the input terminal d of the flip-flop 530. 421 to 424 form one long scan chain as shown in FIG.

그리고, 스캔 플립플롭(421∼424)은 멀티플렉서(510)가 제어신호(TM)에 의해 전송 요구 신호(TREQ)를 선택하여 플립플롭(530)의 입력 단자(req1)에 인가하게 된다.In the scan flip-flops 421 to 424, the multiplexer 510 selects the transmission request signal TREQ by the control signal TM and applies it to the input terminal req1 of the flip-flop 530.

이에 따라, 도7 (c)와 같은 전송 요구 신호(TREQ)에 따라 데이터(SI)가 플립플롭(530)에 로드되는데, 시간(t1)동안 상기 전송 요구 신호(TREQ)가 하이가 될 때마다 상기 플립플롭(530)은 입력 단자(SI)에 로드된 데이터를 출력 단자(/q)로 출력하게 된다.Accordingly, the data SI is loaded into the flip-flop 530 according to the transmission request signal TREQ as shown in FIG. 7C, and each time the transmission request signal TREQ becomes high for a time t1. The flip-flop 530 outputs the data loaded in the input terminal SI to the output terminal / q.

이때, 래치부(540)는 전송 게이트(541)는 오프 상태이므로 플립플롭(530)의 출력 데이터를 전송하지 않는다.At this time, the latch unit 540 does not transmit output data of the flip-flop 530 because the transfer gate 541 is off.

이 후, 전송 요구 신호(TREQ)가 로우인 시간(t2)동안 로우가 되면 전송 게이트(541)가 플립플롭(530)의 출력 데이터를 전송하므로 인버터(542)를 통해 반전된 데이트(Q)가 다음단의 스캔 플립플롭으로 전송하게 된다.Thereafter, when the transfer request signal TREQ goes low for a time t2, the transfer gate 541 transfers the output data of the flip-flop 530, so that the inverted data Q is passed through the inverter 542. It will be sent to the next scan flip-flop.

이 후, 시간(t3)동안 전송 요구 신호(TREQ)가 다시 하이로 되면 전송 게이트(541)가 오프 상태가 되고 전송 게이트(544)가 온 상태가 되어 인버터(542)의 출력 신호를 반전하는 인버터(543)의 출력 데이트가 상기 인버터(542)의 입력 단자로 궤환되므로 데이터가 안정적으로 시프트된다.After that, when the transfer request signal TREQ becomes high again for the time t3, the transfer gate 541 is turned off and the transfer gate 544 is turned on to invert the output signal of the inverter 542. Since the output data of 543 is fed back to the input terminal of the inverter 542, the data is stably shifted.

따라서, 상기와 같은 동작을 반복하여 스캔 플립플롭(421∼424)에 구비된 플립플롭(530)에 테스트 벡터(SI)를 각기 로드하게 되는데, 이러한 동작이 시프트 모드이다.Therefore, the above-described operations are repeated to load the test vectors SI into the flip-flops 530 included in the scan flip-flops 421 to 424, respectively. This operation is a shift mode.

만일, 래치부(540)를 구성하는 전송 게이트(541)(544)와 인버터(542)(543)가 존재하지 않으면 전송 요구 신호(TREQ)가 하이인 경우 체인 형태로 연결되어진 스캔 플립플롭(421∼424)은 트랜스패런트(Transparent) 모드가 되어 데이터를 안정적으로 시프트할 수 없다.If the transmission gates 541, 544 and the inverters 542, 543 constituting the latch unit 540 do not exist, the scan flip-flops 421 connected in a chain form when the transmission request signal TREQ is high. 424) becomes a transparent mode, and data cannot be shifted stably.

그리고, 상기와 같은 시프트 모드가 끝나 각 스캔 플립플롭(421∼424)에 데이터 셋팅이 이루어지면 데이터 캡쳐 모드로 전환된다.When the above shift mode is completed and data settings are made in each of the scan flip-flops 421 to 424, the mode is switched to the data capture mode.

이때, 데이터 캡쳐 모드로 전환되면 스캔 플립플롭(421∼424)은 도9 (b)와 같이 제어신호(SHIFT)가 로우가 됨에 의해 멀티플렉서(520)가 콤비네이션 블럭에서의 데이터(D)를 선택하여 플립플롭(530)의 입력 단자(d)로 인가함으로 상기 스캔 플립플롭(421∼424)은 도8 의 예시도와 같이 콤비네이션 블럭에 연결된다.At this time, when the data capture mode is switched, the scan flip-flops 421 to 424 have the control signal SHIFT low as shown in FIG. 9 (b) so that the multiplexer 520 selects the data D in the combination block. The scan flip-flops 421-424 are connected to the combination block as shown in FIG. 8 by applying them to the input terminal d of the flip-flop 530.

따라서, 데이터 캡쳐 모드를 도9 의 동작 타이밍도를 참조하여 설명하면 다음과 같다.Therefore, the data capture mode will be described with reference to the operation timing diagram of FIG.

도9 (c)와 같이 전송 요구 신호(TREQ)가 소정 시간(t4)동안 하이가 될 때 콤비네이션 블럭(411∼413)는 스캔 플립플롭(421∼423)에 각기 셋팅된 출력값과 초기(Primary) 입력값을 가지고 동작을 수행하게 된다.As shown in Fig. 9 (c), when the transmission request signal TREQ becomes high for a predetermined time t4, the combination blocks 411 to 413 are respectively set to the output values and primarys set in the scan flip-flops 421 to 423. The action is performed with the input values.

이때, 시간(t4)동안 콤비네이션 블럭(411∼413)에서는 셋팅된 플립플롭의 값과 초기 입력값을 가지고 각기 동작을 수행하게 된다.At this time, in the combination blocks 411 to 413 during the time t4, the operation is performed with the set flip-flop value and the initial input value.

상기에서 소정 시간(t4)동안 스캔 플립플롭(421∼424)은 래치부(540)에 구비된 전송 게이트(541)가 오프 상태를 유지하고 전송 게이트(542)가 온 상태를 유지함으로 출력값(Q)이 플립플롭(530)의 출력값(/q)과 분리되어 소정 시간(t4)동안 상기 플립플롭(530)에 새롭게 전달되는 값에 의해 영향을 받지 않는다.In the scan flip-flops 421 to 424 for a predetermined time t4, the output value Q is obtained by keeping the transfer gate 541 of the latch unit 540 off and the transfer gate 542 on. ) Is separated from the output value / q of the flip-flop 530 and is not affected by the newly transferred value to the flip-flop 530 for a predetermined time t4.

따라서, 시프트 모드에서 셋팅되어진 스캔 플립플롭(421∼424)의 출력값(Q)은 데이터 캡쳐 모드시의 소정 시간(t3)동안에는 변함이 없이 콤비네이션 블럭(411∼413)으로 안정적으로 전송된다.Therefore, the output values Q of the scan flip-flops 421 to 424 set in the shift mode are stably transmitted to the combination blocks 411 to 413 unchanged for a predetermined time t3 in the data capture mode.

이때, 콤비네이션 블럭(411∼413)에서 계산되어진 데이터가 스캔 플립플롭(421∼424)의 입력 단자(D)에 안정적으로 실린 후 전송 요구 신호(TREQ)가 다시 로우가 되어 상기 스캔 플립플롭(421∼424)은 데이터 캡쳐를 수행하게 된다.At this time, the data calculated by the combination blocks 411 to 413 is stably loaded on the input terminals D of the scan flip-flops 421 to 424, and then the transmission request signal TREQ is low again, thereby causing the scan flip-flop 421 424) performs data capture.

이 후, 콤비네이션 블럭(411∼413)의 내부 동작에 의해 계산된 값이 스캔 플립플롭(421∼424)에 로드되면 다시 시프트 모드로 전환되어진다.Thereafter, when the values calculated by the internal operations of the combination blocks 411 to 413 are loaded into the scan flip-flops 421 to 424, they are switched back to the shift mode.

이에 따라, 시프트 모드에서는 스캔 플립플롭(421∼424)이 콤비네이션 블럭(411∼413)에서 계산되어진 값들을 시프트 아웃하여 칩 외부로 출력하게 된다.Accordingly, in the shift mode, the scan flip-flops 421 to 424 shift out the values calculated by the combination blocks 411 to 413 and output them to the outside of the chip.

따라서, 스캔 출력의 값을 기대값과 비교하여 칩이 정상적으로 동작하는지를 테스트하게 된다.Therefore, the value of the scan output is compared with the expected value to test whether the chip operates normally.

즉, 상기와 같은 동작의 전체적인 타이밍을 도시하면 도10 과 같다.That is, the overall timing of the above operation is shown in FIG.

상기에서 상세히 설명한 바와 같이 본 발명은 동기식 시스템에 적용되는 스캔 테스트를 비동기 시스템에서 응용할 수 있으므로 시스템의 성능 및 신뢰성을 향상시킬 수 있는 효과가 있다.As described in detail above, the present invention can apply the scan test applied to the synchronous system in an asynchronous system, thereby improving the performance and reliability of the system.

즉, 본 발명은 요구 신호와 응답 신호에 의해 동작하는 비동기식 시스템이 클럭으로 동작하는 동기 시스템과 같이 동작하도록 구현하여 시프트 인과 시프트 아웃이 가능하도록 함으로써 스캔 테스트가 가능하도록 하는 효과가 있다.That is, the present invention has the effect of enabling the scan test by implementing a shift-in and shift-out by implementing the asynchronous system operated by the request signal and the response signal to operate like the synchronous system operated by the clock.

이러한 본 발명을 비동기 시스템에 적용하면 동기식 시스템에서만 행하여 지고 있는 ATPG 벡터를 이용한 테스트를 수행할 수 있다.If the present invention is applied to an asynchronous system, it is possible to perform a test using the ATPG vector which is performed only in the synchronous system.

Claims

A plurality of combination blocks each having a current input value and an initial input value, and a plurality of combination blocks connected to each other in a chain form in a data shift mode to shift a test vector and through the plurality of combination blocks in a data capture mode. And a plurality of scan flip-flops repeating the operation of outputting the output data of the previous combination block to the next combination block, and each signal (TM) for controlling the scan flip-flop during a scan test consisting of data shift and capture. And a control means for outputting (SHIFT, TREQ) to perform a scan test.

The control apparatus of claim 1, wherein the plurality of scan flip-flops selects a signal TREQ for the transmission request by the control signal TM and outputs the transmission request signal req1 during the scan test. SHIFT) to select the test vector SI in the shift mode and to select the output signal D of the previous combination block in the data capture mode, and the second multiplexer by the output signal of the first multiplexer. A flip-flop that latches the output data of the output signal, outputs the request signal REQo to the next combination block, and outputs the response signal ACKo to the previous combination block, and latches the output signal of the flip-flop to shift the data. It consists of a latch means for transmitting to the next scan flip-flop in the mode and outputting to the next combination block in the data capture mode. Scan test apparatus of an asynchronous system.

3. The latch circuit of claim 2, wherein the latch means includes a first transfer gate for transmitting output data of the flip-flop when the transfer request signal req1 is low, and a scan flip of a next stage by inverting the output signal of the first transfer gate. A first inverter for transmitting to the flop or combination block, a second inverter for inverting the output signal of the first inverter, and an output signal of the second inverter when the transmission request signal req1 is high; And a second transmission gate configured to feed back the input terminal of the asynchronous system.