KR100300255B1 - 적응클럭회복방법및장치 - Google Patents

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Abstract

본 발명은 비동기식 전송 모드(ATM) 셀 스트림 등의 비동기식 패킷 스트림으로부터 동기식 클럭을 도출해내는 적응 클럭 회복 장치이다. 선입 선출(FIFO) 메모리에 기억된 정보의 크기 편차가 연속적으로 감시되고, 적응 라인 클럭 주파수 라고 부르는 동기식 클럭 주파수가 프로세서의 제어하에 다수 모드에서 조정된다. 이 조정은 감시된 편차의 검출된 증가 상태에 응답하여 행해진다. 조정들은 감시된 편차에 따라서 적응 라인 클럭 주파수를 연속적으로 조정하지 않은채 행해지는 개방 루프 조정이다. 개방 루프 조정때문에, 완전한 또는 거의 완전한 무진동 (deadbeat) 감쇠로, 즉, 보정 주파수가 폐루프 장치에 도달한 후에 지속되는 주파 수 발진없이 주파수를 빠르게 보정할 수 있기 때문에, 종래의 PLL 장치에 비해 감 쇠가 상당히 감소된다.

Description

적응 클럭 회복 방법 및 장치
제1도는 본 발명에 따른 예시적인 적응 클럭 회복 장치의 회로도.
제2도 및 제3도는 제1도 장치에 대한 응답도.
제4도 내지 제6도는 제1도 장치에 포함된 마이크로프로세서에 의해 실행된 프로그램에 대한 소프트웨어 플로우챠트.
제7도 내지 제9도는 제1도 장치에 대한 다른 응답도.
제10도는 종래의 위상 동기 루프 장치의 회로도.
<도면의 주요부분에 대한 부호의 설명>
10 : 적응 클럭 회복 장치 11 : 셀 스트림
15 : FIFO 18 : P/S 변환기
21 : 라인 전송기 23 : 8 분할 카운터
25 : 업/다운 카운터 29 : 마이크로프로세서
30 : D/4 변환기
본 발명은 통신 시스템에 관한 것이다.
근래, 동기 전송을 이용하는 대신에 디지탈 데이타 스트림을 짧은 패킷이나셀로 인코딩하는 전화, 비디오 및 데이타 통신 시스템이 개발되었다. 이 패킷 탑재 전송(packet- based transmission)과 스위칭 기술에 대해 전세계적으로 이용되는 표준은 비동기식 전송 모드(Asynchronous Transfer Mode : ATM)이다. 회로망이 ATM 전송으로 발전되고 있지만, 현재의 동기식 스위칭 및 전송 시스템과 엔드 포인트(end- point) 단말기에는 인터페이스가 필요하다. 음성 및 비디오 채널은 항상 일정한 비트율(bit rate) 동기식 인터페이스를 필요로한다. ATM 또는 기타 다른 패킷 탑재 전송으로부터 일정한 비트율 동기식 시스템으로 변환시키는 과정은 기본적으로 2 단계가 필요하다. 첫번째 단계는 동기식 비트 스트림을 운반하는 셀 페이로드 데이타(cell payload data)를 추출하여 이것을 선입 선출 (first-in-first-out : FIFO) 메모리에 기억시키는 것이다. FIFO 는 버스트 셀 도착(bursty cell arrival)을 평활하게 하는 탄성 기억 장치(elastic store)로서 기능한다. 두번째 단계는 평균 데이타 도착 비트율에 따라서 클럭을 회복 또는 도출하여 이 도출된 클럭을 이용하여 FIFO 밖으로 데이타를 클럭시키고 또한 전송을 위해 전송 인터페이스 회로내로 데이타를 클럭시키는 것이다. 적응 클럭킹(Adaptive clocking) 이라는 것은 도착하는 셀/패킷 스트림의 데이타 값으로부터 정확한 클럭 값을 도출해내는 과정을 말한다.
ATM 셀 스트림은 일부 ATM 시스템에 대해 1 밀리초정도의 셀 도착값에서의 단기 변화로 종종 버스트된다. 이 도출된(적응된) 클럭값은 몇 백만분율(ppm)의 통상적인 레벨로 수초내로 안정화되어야하며, 장기적으로 소오스값을 정확하게 추적하여야 한다. 여러가지 시스템과 응용간에는 요건이 광범위하게 변한다. 어떤 기간동안 도착하는 ATM 셀(cell)수를 적분하는 것이 평균 클럭값을 결정하는데 있어 기본적인 기술이다. 낮은 지터(jitter) 협 대역 클럭 출력을 발생시키는데는 긴 적분 시간이 사용될 수 있다. 그러나, 적분 시간이 길어지면, 종래의 위상 동기 루프(PLL), 예컨대 본 명세서에서의 장치(210)(제 10 도)가 본 출원에 적용될 경우 안정성 문제가 야기될 수 있다. 적분 시간은 PLL 제어 루프에서 피드백 지연과 직접 관련이 있으며, 이 피드백 지연은 폐회로를 비안정 상태로 만들기 쉽다. 또한, 적응 클럭 슬루 레이트(slew rate)가 제한되어야만 하는데, 이것은 더 큰 피드백 지연을 야기시킨다. 감쇠율(damping factor)은 느린 응답과 불안정한 동작의 원인이 될 것이다. 감쇠를 제어하기 위해서 종래의 PLL 의 루프에서 진상 (phase-lead) 또는 다극 회로를 사용하는 것은 실제적이지가 못하데, 그 이유는 셀 스트림이 너무 많은 지터(jitter)를 갖고 있어 짧은 구간동안에서 필요한 진상 정보를 도출해낼 수 없기 때문이다. 이것을 설명하는 다른 방법은 입력 위상/주파수 정보의 신호대 잡음비가 종래의 PLL의 2 극 필터를 용이하게 이용하지 못하게 한다는 것이다. (극히) 협대역 PLL 에 다극(multiple pole)을 이용하지 않으면, 본 출원에서, 안정된 동작을 주기위해 감쇠율이 효율적으로 조정될 수 없다. 충분한 이득과 협대역 특성을 가진 종래의 PLL 은 발진함을 알았다.
상술한 응답 감쇠 문제를 해결하는 것외에도, 적응 클럭 회복 회로는, (1)버스트(bursty) ATM 입력 스트림으로부터 낮은 지터(협대역) 클럭을 발생시켜야 하고, (2) 감쇠 안정성이 양호하거나 이상적인 것에 가까워야 하고, (3) 지터의 필요 한 적분에 의해서만 제한되는 빠른 응답을 가져야하고, (4) 클럭 추적(tracking) 및 탈선(wander) 사양을 충족시키도록 충분한 이득(FIFO 레벨 제어)을 가져야하고, (5) 제어된 클럭 슬루 레이트를 가져야 하고, (6) 정확한 지터 보상 지연 (build-out delay)(탄성 FIFO 기억 장치 대기행렬 레벨)을 유지해야 하고, 그리고 (7) 변수들로 조정가능해야하면 응용범위 및 조건에 적합해야한다.
상술한 것을 고려해보면, 종래의 위상 동기 루프(PLL) 장치에서와 같은 회복된 동기 클럭 주파수의 폐루프 조정에 상관없이 비동기 패킷 스트림으로부터 동기 클럭을 회복시키는 개선된 장치가 당업계에 요구된다.
본 발명의 예시적인 실시예에 따라서 이와 같은 요구가 충족되며 아울러 기술적 진보가 이룩된다. 상기 예시적인 실시예에서는, 선입 선출 메모리, 예컨대 FIFO(15)(제 1 도)에 기억된 정보 크기의 편차가 연속적으로 감시되고, 또한 본 명세서에서 적응 라인 클럭 주파수라고 하는 동기 클럭 주파수가 프로세서, 예컨대 마이크로프로세서(29)(제 1 도)의 제어하에 다수 모드로 조정된다. 이 조정은 감시된 편차의 검출된 증가 상태에 응답하여 행해진다. 중요한 것은 이 조정이 감시된 편차에 따라서 적응 라인 클럭 주파수를 연속적으로 조정하지 않고서 행해지는 개방 루프 조정이라는 것이다. 감쇠는 종래의 PLL 장치와 비교해서 상당히 증가되는데, 그 이유는 개방 루프 조정에 의해 주파수가 완전한 또는 거의 완전한 무진동 (deadbeat) 감쇠로, 즉 보정 주파수가 폐루프 장치에 도달한 후에도 계속되는 주파수 진동없이 주파수가 빠르게 보정되기 때문이다.
본 발명에 따른 방법은, 비동기 패킷화된 정보의 수신기와, 수신된 패킷화 된 정보를 기억하는 메모리, 예컨대 FIFO 와, 적응 라인 클럭 주파수에 응답하여 비동기 회로에 상기 기억된 정보를 송신하는 송신기로 구성된 장치에서 이용된다.
이 방법은 공칭치(nominal value)로부터 메모리에 기억된 정보 크기의 편차를 연속적으로 감시하는 단계를 포함한다. 감시된 편차의 증가 상태가 검출되는 경우에는 장치는 다수 모드로 적응 라인 클럭 주파수를 조정한다.
제 1 모드(램프-모드 1)에서는, 감시된 편차가 감소하기 시작할때까지 적응라인 클럭 주파수가 과보정된다. 제 2 모드(램프-모드 2 또는 4)에서는, 감시된 편차가 소정 임계치로 감소할때까지 적응 라인 클럭 주파수가 일정하게 유지된다. 본 방법은 또한 외견상의 소오스 주파수를 연속적으로 결정하는 단계도 포함한다. 제 3모드(램프-모드 3 또는 5)에서는, 적응 라인 클럭 주파수가 상기 외견상의 소오스 주파수와 동일하게 될때까지 변화된다. 상기 외견상의 소오스 주파수는 상기 감시된 편차와 적응 라인 클럭 주파수에 따라서 결정된다. 램프-모드 1 내지 5에서 행해진 조정은 개방 루프 조정이다. 즉, 이 조정은 감시된 편차에 따라서 적응라인 클럭 주파수를 연속적으로 조정하지 않고서 행해진다. 감시된 편차는 데이타지터를 걸러내기 위해 적분된다. 처리 시간을 최소화하기 위해 알고리즘에서는 곱셈 연산을 이용하지 않는다. 많은 나눗셈 연산은 좌측 이동 연산으로 컴파일되는 2개의 제수(divisor)의 제곱을 갖고 있다.
이하, 첨부 도면을 참조하여 실시예를 통해 본 발명을 상세히 설명한다.
제 1 도는 라인(11)상의 155 메가비트/초 비동기식 전송 모드(ATM) 셀 스트림으로부터 라인(22)상의 동기식 DS1, 1.544 메가비트/초 일정 비트율 회로로의 인 터페이스에서 이용되는 예시적인 적응 클럭 회복 장치(10)의 회로도이다(다른 예시적인 동기식 비트율로는 DS3 = 44.736 메가비트/초, CEPT1 = 2.048 메가비트/초 및, CEPT3 = 34.368 메가비트/초가 있다). 제 1 도에 도시된 바와 같이, 장치(10)는 ATM 셀 스트림으로부터 동기 회로로 정보를 전송하는데 사용된 하드웨어를 포함한다. 반대방향, 즉 동기 회로로부터 ATM 셀 스트림으로 정보를 전송하는데 필요 한 하드웨어는 본 발명의 설명에서는 중요하지 않아 제 1 도에 나타나있지 않다. 라인(11)상의 입력 셀 스트림의 버스트 비동기 성질 때문에 라인(22)상에 정보를 동기식으로 전송하는데 필요한 클럭은 라인(11) 셀 스트림의 에지(edge)나 과도 정보(transition information)를 이용하여서는 도출될 수 없고, 오히려 클럭은 라인 (11)상의 장기 평균 셀 값에 달려있다. 라인(11)상의 ATM 셀 각각은 53 바이트 패킷인데, 이 패킷은 5 바이트 헤더와, 1 바이트 적응층 및, 가용 정보의 47 바이트 페이로드를 포함한다. ATM 셀 각각은 155 메가비트/초에서 53 바이트의 버스트를 나타내며, 셀들은 비동기적으로 도착하며 통상적으로 비교적 긴 개방 구간, 예컨대 8 내지 243 마이크로초 만큼 분리된다. 회로(12)는 5 바이트 셀 헤더와 1 바이트 적응층의 제거를 포함하여 CCITT 적응층(1) 처리를 수행하며, 라인(14) 상의 기록 스트로브를 사용하여 바이트 버스(13)를 통해 선입 선출(FIFO) 메모리(15)내로 47 바이트 페이로드를 기록하는 것을 제어한다. FIFO(15), 예컨대 집적 디바이스 테 크놀로지(Integrated Device Technology) 72241 은 라인(22)상의 대기 전송을 축적 하는 모든 바이트를 기억하는데 적당한 것보다 더 많은 4096 개의 8 비트 바이트까 지 기억한다. FIFO(15)는 업/다운 카운터(25), 예컨대 페어차일드(Fairchild) F579 와 공동으로 동작한다. 이 카운터는 임의 순간에서 FIFO(15)에 기억된 바이트수를 카운트한다. 바이트가 회로(12)로부터 FIFO(15)내로 기록될 때마다 라인 (14)상의 기록 스트로브는 카운터(25)를 1 씩 증가시킨다. 바이트가 FIFO(15)로부터 판독 될때마다 라인(24)상의 판독 스트로브는 카운터(25)를 1 씩 감소시킨다.
본 발명의 명세서에서 기술된 바와 같이 도출된 라인(35)상의 적응 라인 클럭은 FIFO(15)로부터 라인(22)상의 DS1, 동기 회로로의 바이트 전송을 제어하는데 이용된다. 본 발명의 바람직한 실시예에서는 라인(35)상의 클럭 주파수는 1.544메가비트/초 마이너스(-) 130 백만분율(ppm)로부터 1.544 메가비트/초 플러스(+) 130 ppm 까지 변화할 수 있다. 이 편차는 동기 DS1 회로에서는 수용될 수 있는 것이다. 이와 같은 라인(35)상의 적응 라인 클럭 주파수는 병렬/직렬 변환기(18), 예컨대 페어차일드 F323 과, 라인 송신기(21)를 작동시키는데 이용된다. 이 라인 클럭 주파수는 카운터(23), 예컨대 페어차일드 F161A 에 의해 8 로 나누어지고, 이와 같이하여 나온 라인(24)상의 바이트 클럭은 판독 스트로브로 이용되어 FIFO(15)로부터 바이트 버스(16), 병렬/직렬 변환기(18) 및, 전송 라인(19)을 통하여 라인 (22)상의 DS1 회로인 라인 송신기(21) 까지 1 바이트 페이로드 정보의 판독을 시행 한다. 송신기(21)는 B8ZS 코드를 라인 스트림내에 삽입함으로써 7 개 이상의 연속적인 제로 비트가 라인(22)상에 전송되는 것을 방지한다. 상술한 바와 같이, 라인(24)상의 판독 스트로브도 카운터(25)를 감소시키는데 이용된다.
모토로라 68070 과 같은 마이크로프로세서(29)는 라인(35)상의 적응 라인 클럭의 편차와 관련하여 장치(10)의 주요 구성요소이다. 마이크로프로세서(29)는 라인(28)에 수신된 1 킬로헤르쯔 적분 구간 타이머에 응답하여 밀리초마다 한번씩 프로그램(제 4 도 내지 6 도의 플로우차트)을 실행한다. 프로그램은 250 마이크로 초정도 실행된다. 프로그램 입력은 16 비트 데이타 버스(27)를 통해 카운터(25)로 부터 판독된 FIFO 충전(fill) 레벨이다. FIFO 충전 레벨은 FIFO(15)에 기억된 바이트수를 나타내는 0 과 4095 사이의 12 비트수이다. 프로그램 출력은 변수 "integrator"로서, 이것은 버스(27)를 통해 예컨대 아날로그 디바이스 8412 등의 디지탈/아날로그(D/A) 변환기(30)에 전송된다. 이 변환기는 라인(31)을 통해 5 볼 트 기준원에 접속되어 있다. 라인(32)상의 변환기(30) 출력 전압은 0 볼트에서 5볼트 범위에서 변화된다. 변환기(30)는 라인(32)을 통해 제어 입력 신호를 예컨대 AT&T S-Type 과 같은 전압 제어 수정 발진기(VCXO)(33)에 공급한다. 변환기(30)가 VCXO(33)에 대한 제어 입력으로서 라인(32)상에 5 볼트를 발생시킨다면, VCXO(33)는 1.544 메가비트/초 플러스 200ppm 의 주파수를 갖는 라인(35)상의 적응 라인 클 럭을 전송할 것이다. 변환기(30)가 라인(32)상에 2.5 볼트를 발생시킬 경우에는 VCXO 는 1.544 메가비트/초의 주파수를 전송하고, 변환기(30)가 라인(32)상에 0 볼 트를 발생시키면 VCXO 는 1.544 메가비트/초 마이너스 200ppm 의 주파수를 전송할 것이다. 본 실시예에서는 라인(32)상의 제어 입력 신호는 0 에서 5 볼트 사이에서 변하지 않고, 라인(35)상의 적응 클럭 주파수가 1.544 메가비트/초 마이너스 130ppm 과 1.544 메가비트/초 플러스 130 ppm 사이에서 제어되게끔 변화된다. 라인 (32)는 라인(32)상의 조그만 계단 함수 효과를 제거하는 에일리어스(alias) 필터 (제 1 도에는 도시되어 있지 않음)를 포함한다. 에일리어스 필터는 라인(35)상의 클럭을 고속도로 감쇠시킬 필요가 없으므로 R = 2.2kΩ, C = 33μF 의 비교적 큰 RC 시상수를 갖는다.
지터는 일반적으로 기준 타이밍 위치로부터의 신호 편차에 의해 유발된 아날로그 통신 라인 왜곡 형태인데, 이 왜곡에 의해 특히 고속도에서 데이타 전송 에 러가 생길 수 있다. 이 편차는 진폭, 시간, 주파수 혹은 위상에서 일어날 수 있 다. 본 실시예에서는 지터는 특히 예상(주기적인) 셀 도착 시간과 실제 셀 도착 시간간의 차이를 말한다. 장치(10)는 DS3 에서의 0.3 밀리초 내지 DS1 에서의 3밀리초에 이르는 라인(11)상의 입력 셀 스트림에서의 최악의 지터에 대해서 설계된 것이다. DS3 과 같은 고속도에서의 제한 인자는 FIFO 크기이다. 지터는, 1) 여러 가지 등시성(isochronous) ATM 소오스들간의 맥놀이 율(beat rate)에 의해 생긴 집 군(bunching) 및/또는, 2) 다른 트래픽에 의해 순간적으로 차단되는 ATM 스위치에 서의 경로에 의해 생긴 통계적 대기행렬 지연에 의해서 유발된다. 통상적으로 집 군에 의한 지연은 통계적 대기행렬에 의한 지연보다 적게된다. 집군 지연은 규칙 적으로 일어난다.
제 2 도와 제 3 도는 장치(10)의 동작을 이해하는데 도움을 주는 응답도이다. 제 2 도와 제 3 도에서, 3 개의 프로그램 변수들("fill_level-err", "integrator", 및 "integrator_float")이 90 초 구간에서 도시되어 있다. 변수 "fill_level_err" 은 공칭치로부터 FIFO 에 기억된 정보 크기에서의 편차를 나타낸 다. 제 2 도에서 초기 상태는 적응 클럭 주파수("integrator")가 소오스 클럭보다 60 ppm 더 느리다는 것이다. 따라서 FIFO(15)에 기억된 바이트수는 공칭치 이상으로 최대 30 바이트(FIFO 과충전 상태)까지 증가한다. FIFO(15)에서 바이트수가 증 가하기 시작함에 따라서, 장치(10)는 램프-모드 1 에 있게되고, 적응 클럭 주파수 ("integrator")는 소오스 클럭위의 포인트 50 ppm 까지 증가된다(과보정된다). FIFO 충전 레벨 에러("fill_level_err")가 30 바이트까지 증가한 다음 소정량 ("DEF_pole_2D"= 5 바이트)만큼 감소했을 때는 장치(10)는 램프-모드 4 에 있게되 고 적응 클럭 주파수("integrator")는 FIFO(15)가 + 30 바이트 중 일부를 없앨 시 간을 갖도록 소오스 클럭위의 50 ppm 에서 일정하게 유지된다. FIFO 충전 레벨 에러 ("fill_level_err")가 소정 임계치("DEF_ramp_db" = 10 바이트)로 감소했을 때는 장치(10)는 램프-모드 5 에 있게되고, 적응 클럭 주파수("integrator")는 외견상의 (apparent) 소오스 주파수("integrator_float")와 동일한 값으로(필요했던 과보정량에 비례하는 값으로) 선형적으로 감소된 다음 장치(10)는 램프-모드 0 에 있게된다. 급속한 선형 감소로인해 길이 보정 싸이클이 감소된다. 적응 클럭 주파수 ("integrator")가 0 으로 감소되는 것은 그래프의 원점에서 8 초되는 곳보다 작은 곳에서 일어난다. (외견상의 소오스 주파수("integrator_float")가 신뢰할 수 있 게 평가되지 않는다면 프로그램은 적응 클럭 주파수("integrator")의 감소를 중단 시킬 디펜시브 체크(defensive check)를 더 포함한다). 발진이 더이상 없음을 유 의한다. 이것을 완전 무진동 감쇠라 한다. "fill_level_err" 과 "integrator_float" 모두에 대한 도시는 시간에 따라 점차적으로 감소한다(제 2 도 는 총 90 초를 보여주고 있다). 램프-모드 0 에서, 프로그램은 적응 클럭 주파수 ("integrator")가 소오스 주파수와 정확히 같게되도록 1.0 ~ 1.5 분동안 수 바이 트만큼 FIFO 충전 레벨 에러를 보정할 수 있는 매우 느린 보정을 포함한다.
제 3 도에서, 초기 조건은 적응 클럭 주파수("integrator")가 소오스 클럭 보다 60ppm 더 빠르다는 것이다. 따라서, FIFO(15)에 기억된 바이트수는 30 바이트 까지 공칭치이하로 감소된다(FIFO 부족충전(underfill) 상태) FIFO(15)내의 바이트수가 감소하기 시작함에 따라 장치(10)는 램프-오프 1 에 있게되고, 적응 클럭 주파수("integrator")는 소오스 클럭 아래의 포인트 50ppm 으로 감소된다. FIFO 충전 레벨 에러("fill-level-err")가 30 바이트로 감소된 다음 소정량 ("DEF_pole_2D" = 5 바이트)만큼 증가한 경우에는 장치(10)는 램프-모드 2 에 있게되고, 적응 클럭 주파수("integrator")는 FIFO(15)가 바이트를 더 기억할 시간을 갖도록 소오스 클럭 아래의 50 ppm 에서 일정하게 유지된다. FIFO 충전 레벨 에러 ("fill_level_err")가 공칭치 이하의 소정 임계치('DEF_ramp_db" = 10 바이트)로 변경되었을때는 장치(10)는 램프-모드 3 에 있게되고, 적응 클럭 주파수 ("integrator")는 외견상의 소오스 주파수("integrator_float")와 동일한 값으로 (필요했던 과보정량에 비례하는 값으로) 선형적으로 증가한 다음 장치(10)는 램프-모드 0에 있게된다. 급속한 선형 증가로 인해 길이 보정 싸이클은 감소된다. 적응 클럭 주파수("integrator")가 0 으로 증가하는 것은 그래프 원점으로부터 8초 되는 곳보다 작은 곳에서 일어난다(외견상의 소오스 주파수("integrator_float)가 신뢰할 수 있게 평가되지 않는다면 프로그램은 적응 클럭 주파수("integrator")의 증가를 중단시킬 디펜시브 체크를 더 포함한다) 더 이상의 발진이 없음을 유의한다. 이것은 완전한 무진동 감쇠이다. "fill_level_err"과 "integrator_float" 양자에 대한 도시는 시간에 따라 점차로 증가한다(제 3 도는 총 90 초를 보여주고 있다). 램프-모드 0 에서, 적응 클럭 주파수("integrator")가 소오스 주파수와 정확히 같게되도록 프로그램은 1.0 ~ 1.5 분동안 수 바이트만큼 FIFO 충전 레벨 에러를 보정할 수 있는 매우 느린 보정을 포함한다.
FIFO(15)의 공칭 충전 레벨은 7 개 ATM 셀, 즉 7 × 47 = 329 바이트이다. FIFO(15)에 기억된 ATM 셀의 최대수는 60 셀, 즉 60 × 47 = 2820 바이트이다. 공 칭 충전 레벨은 지터를 처리하는데 그리고 시동(초기 클럭 포착)으로 인한 편차를 처리하는데 필요한 최소치이므로 최소 지연이 있다. 외견상의 소오스 주파수 ("integrator_float")는 적응 클럭 주파수("integrator")와 FIFO 충전 레벨 에러 ("fill_level_err")의 가중 결합을 이용하여 평가된다. 이 평가는 주로 적응 클럭 주파수("integrator")의 감쇠를 제어하기 위해서 행해진다. 외견상의 소오스 주파 수("integrator_float")는 적응 클럭 주파수("integrator")보다 더 느리게 변화함 을 유의한다. 이것은 부분적으로 소오스 클럭 주파수가 아주 점진적으로 변화한다 는 가정에 기초를 둔 것이다. 적응 클럭 주파수("integrator")는, 1) 소오스 주파 수와의 부정합(mismatch)과, 2) ATM 회로망에서의 데이타 이득이나 손실로부터 유 래된 FIFO 편차를 보정하는데 이용된다. FIFO 충전 레벨 에러("fill_level_err")
는 적응 클럭 주파수("integrator")와 일치하여 응답한다.
적응 클럭 회복 방법은 마이크로프로세서(29)(제 1 도)에서 실행되어 가변수정 발진기(VCXO)(30)를 제어하는 디지탈 신호 처리 프로그램이다. 프로그램은 1KHz 샘플 주파수에서 실행된다. 적응 클럭은 종래의 PLL 에 의해서는 정확하게 추적될 수 없는 입력 신호 상태를 갖고서 종래의 PLL 기능을 제공한다. 적응 클럭 회복 장치(10)에서 FIFO(15) 충전 레벨은 프로그램에 입력을 제공한다. 충분한 적분이 1Hz 정도로 저역 통과 필터에 가해질 수 있다면 정확한 소오스 클럭값이 버스트 데이타 스트림으로부터 구해질 수 있다. 저역 통과 필터는 디지탈 적분에 의해 쉽게 달성될 수 있다. 필터/적분 주기는 입력 지터, 로크업 시간, 클럭 지터 및, 탈선(wander) 조건에 의해 구해진다.
적응 클럭킹을 실시하는데 있어서의 목표는 양호한 감쇠 및 안정성을 가진 협대역 필터를 만드는 것이다. 종래의 PLL 은 클럭 보정과 검출된 응답간에서 매우 큰 위상/시간 지연이 있다. FIFO 는 회로에서 스프링처럼 동작하여 보정 피드 백을 지연시킨다. FIFO에서의 지터때문에 조그만 보정도 인식할 수 없다. 장기간 일정한 적분 필터는 이 루프 지연 문제를 더 크게 만든다. 또한, 종래의 PLL과 달리, 장치(10)의 FIFO(15)는 과거의 클럭 에러와 손실 데이타를 기억한다. 이들 과거의 상태는 FIFO 를 정규화시키기 위해 클럭 스윙의 과보정에 의해 보정되어 야만 한다. 이런 형태의 응용에 있어서, 종래의 PLL 앞섬/지연 감쇠 필터는 효과적이지가 못하다.
본 실시예의 알고리즘은 적응 클럭킹을 위해 개발된 것으로 상기 언급된 루 프 감쇠 및 안정성 문제를 해결한다. 먼저, 3개의 입력 신호가 결정된다. 이들은 외견상의 소오스 주파수, FIFO 충전 레벨 에러 및, 에러 방향(증가/감소)이다. 그 다음, 현재의 클럭 주파수 에러와 FIFO 레벨 상태에 대한 보정이 계산된다. 이 보정은 개방 루프 비례 램프업(ramp-up) 및 램프다운(ramp-down) VCXO(33) 제어 신 호로서 실행된다. FIFO 레벨 에러로부터 연속적인 피드백없이 에러를 보정하기 위 해 보정값(램프 기울기), 진폭 및, 시간이 계산되는데, 이 보정을 개방 루프 조정 이라 한다(램프-모드 1, 2, 3, 4, 5 는 개방 루프 조정에 해당한다). 보정 싸이클 의 끝에서는 클럭이 싸이클내에서 오버램프되었다 하더라도 FIFO 레벨과 클럭은 통상 0 점에 있다. 총 감쇠 응답은 에러가 정확히 결정될 때 무진동(제로 언더슈트 또는 오버슈트)이다.
데이타 지터를 더 필터링하기 위해서 FIFO 레벨 에러 신호에 적분이 실시된다. 이 적분 시간은 중요한 변수로서 적응 클럭의 감쇠 응답의 일부를 결정한다. 적응 클럭 램프 업/다운 제어 판단이 퍼지(fuzzy) FIFO 레벨 에러 데이타에 대해 행해지므로, 적응 클럭 회복 장치(10)가 로크 아웃(out-of-lock)되기전에 잘못된 클럭 램프 이동을 검출 및 방지하기 위해 몇가지 체험적인 체크와 보정이 이용된 다.
모의 실험에서, 1.5 내지 45 MHz 범위의 클럭값에 대해 클럭 안정성, 감쇠 응답 및, FIFO 레벨 제어는 우수하였다. 지터는 클럭 출력으로부터 전혀 없었다.
큰 지터를 가진 입력 데이타 스트림으로부터만 매우 낮은 지터를 갖는 정확한 클럭을 도출해야 하는 시스템에는 상기 예시적인 적응 클럭 회복 방법이 유용하다. 이 방법은 또한 제어 응답에서 큰 지연이 있고 신호 입력에 잡음이 결합된 다른 시스템에도 유용하다. 이 방법은 광범위한 응용을 위해 이용될 수 있다.
제 4 도 내지 6 도에는 마이크로프로세서(29)에 의해 실행되는 적응 클럭프로그램에 대한 소프트웨어 흐름도가 도시되어 있는데, 여기에는 프로그램 기능과 알고리즘이 기술되어 있다. 제 4 도 내지 6 도의 블럭들은 이 블럭들에 포함되어 있는 프로그램 텍스트의 특정 라인들을 기준으로 하고 있음을 유의한다.
적응 클럭 프로그램은 1 밀리초 간격으로 실행된다. 이 값은 VCXO 의 평탄 한 4096 단계 제어를 제공하도록 선택된 것이므로 아날로그 제어 회로를 근사화시킨다. 프로그램은 0.9 내지 1.1 밀리초 범위의 평균 실행 기간으로 동작될 수 있 으며 이 값으로부터의 지터 편차에 민감하지 않다. 제 4 도 내지 6 도의 흐름도와 이에 대응하는 설명은 어떤 기간동안의 프로그램 동작을 기술하면서 하나 이상의 프로그램 실행을 기술하고 있다는 것을 이해하는 것이 중요하다.
변수 "clk-tic"(제 4 도의 블럭 101)는 각 실행 구간마다 증가되는 32 비트카운터이다. 이것은 프로그램 전체를 통해 타이머로서 기능한다. 동조(tuning) 변수로 규정된 타이머 마스크의 바이너리 롤-오버(roll-over)에서 정합시킴으로써 사건과 처리 알고리즘이 트리거된다. 예컨대, 1 초 사건 타이머는 1024, 1ms clk_tics 의 기간을 주는 1024-1 의 바이너리 마스크 변수로 실시된다.
프로그램은 하나의 입력(블럭 102)만을 갖고 있은데, 이 입력은 외부 탄성 기억부 FIFO(l5)내의 바이트수이다. 변수 "FIFO"는 FIFO 충전 레벨을 내포한 외부 하드웨어 업/다운 카운터(25)의 판독으로부터 로딩된 것이다. FIFO(15)는 최악의 셀지연 플러스 클럭 포착시간 동안의 대기행렬에 대한 마진(margin)을 흡수 할 정 도로 충분히 커야한다.
프로그램 흐름에서 제1 알고리즘(블럭 103)은 평가된 베이스라인 주파수, 즉 외견상의 소오스 주파수를 적분 카운트로 항상 포함하는 변수 "integrator_float"에서 어떤 값을 발생시킨다. 이 알고리즘은 또한 프로그램의 끝에 위치하여 실행될 수도 있었다.
외견상의 소오스 주파수인 베이스라인 주파수는 이상적으로는 FIFO 데이타 도착 비트율과 동일해야 한다. 프로그램의 정지 또는 인 로크(in-lock) 상태(램 프_모드 0) 에서는 "integrator_float" 의 값은 변수 "integrator" 와 같다.
"integrator" 변수는 주(극 1)적분 누산기 기능을 제공하며 직접 VCXO(33) 주파수 를 제어한다. 값 "integrator_float" 는 "integrator" 및 "fill_level_err" 내의 값들의 가중 및 축척된 결합으로 발생된다. 정확한 논리에 대해서는 프로그램 텍 스트를 참조하면 된다. 변수 "integrator_float" 는 극 1 변수 "integrator" 보다 약 2 배의 적분 시상수를 가진 다른 적분 누산기이다. 이것은 개방 루프 보정 싸이클의 끝에서 최종치에 도달한다면 "integrator" 내의 값과 동일하게 되어야 한다. 변수 "integrator_float" 는 소오스 주파수 변화에 대해 보정을 이끌어내어 이로부터, 즉 데이타 손실로부터 FIFO 레벨을 정규화시키기 위해 더 빠르게 응답한다. "integrator"에 의해 제어되는 FIFO(33) 클럭도 주파수 변화후에 일정 기간동안 과보정되어 FIFO(15)를 정규화시킨다. 변수 "integrator_float"는 과보정되지 않지만 보정 싸이클이 완료하는 순간에 새로운 베이스라인 레벨에 도착된다. 주 FIFO 와 클럭 보정 루프는 FIFO 레벨 보정이 이루어진 후에 어디로 복귀할지(즉, 램프 다운될지)를 결정하기 위해 "integrator_float"를 이용한다. 이 알고리즘은 또한 FIFO 레벨을 정규화시키기 위해서만 클럭 변화가 일어난후에 "integrator_float"를 원래의 베이스라인 소오스 주파수로 복귀시킨다. 이것은 제 8 도에서 볼수 있다(다른 전송 회로에서의 에러 상태는 소오스 클럭 주파수의 변화 없이 데이타를 부가 또는 손실시킬 수 있다).
"integrator-float"를 발생하는 변수들은 "integrator", "integrator-float" 및, "fill_level_err"의 응답을 도시하고 이들을 "fill_level_err"와 "integrator"(VCXO(33) 주파수) 변수 양자의 최대 감쇠(최소 또는 무 언더/오버슈트(no under/overshoot)를 얻도록 조정함으로써 결정된다. 값 "integrator_float"는 0 에 도달하는 "fill_level_err"와 동시발생하는 새로운 베이스라인 값에 도달한다. 이 교차를 보여주는 도면은 제 2 도와 제 3 도이다.
블럭(103)의 알고리즘은 외견상의 소오스 주파수를 연속적으로 평가하므로 회로는 임의의 개방 루프 클럭이나 FIFO 레벨 조정이 행해진후에 보정 주파수로 되 돌아올 수 있다. 알고리즘은 전체 회로에 대한 감쇠율의 주제어로서 이용된다.
프로그램 흐름의 다음 알고리즘(블럭 104)은 예비적분, 즉 지터 평탄동작을 실행한다. 이것은 변수 "FIFO"에 나타나는 데이타 도착(FIFO 충전 레벨) 지터의 대부분을 걸러낸다. 알고리즘의 출력은 "FIFO_float"라 불리는 새로운 변수이다.
"FIFO_float"는 변수"DEF_float_inertia_mask"로 정해진 기간마다 1 바이트 카운트 만큼 "FIFO"를 추적한다. DS1 레이트 클럭 실시에 대해서는 이 변수는 32 밀리초 마다 하나의 사건을 주는 8 진수 37 로 세트된다. 32 밀리초마다 "FIFO-float" 에서의 1 데이타 바이트의 최대 이동은 162ppm/초의 DS1 클럭 변화와 같다. 이 과정 에서 162ppm 을 초과하는 모든 지터 편차는 평탄화, 즉 무시된다. 이 동작은 실제 FIFO 레벨에는 영향을 미치지 않고 나머지 프로그램에 의해 처리된 외견상의 레벨 에만 영향을 미친다. 변수는 최대 VCXO(33) 슬루 레이트 보다 더 큰, 예컨대 슬루 레이트의 2 배가되는 외견상의 FIFO 레이트 변화를 가능하게 하는 값으로 세트되어 야 한다.
블럭(104)의 방법은 데이타 도착 지터를 예비필터링 하고 ppm/초로 규정 변화값이하의 FIFO 데이타 레벨 편차를 추적하는 것이다. 이 방법은 데이타 도착 지 터를 평탄화시키기 위해 프런트-엔드(front-end) 필터를 필요로하지 않는다.
다음의 중요한 프로그램문(블럭 105)은 변수"DEF_ normal_fill_level"을 "FIFO_float"로부터 감산함으로써 변수 "fill_level_err"을 개시한다. 변수 "fill_level_err"은 소정의 공칭치로부터의 FIFO 레벨 편차의 부호값이다. 이것은 나머지 프로그램에서 루프 에러 신호로 이용된다. 양의 값(positive value)은 FIFO 레벨이 증가하고 있으며 VCXO(33)는 규정화를 위해 더 높은 주파수로 변화되어야 함을 나타낸다.
다음 알고리즘(블럭 106 및 107)은 개방 루프 계산 클럭 보정에 대한 주제어 상태를 발생시킨다.
블럭(106)의 알고리즘은 현재의 "fill_level_err"을 "old_fill_err"에서의 이전의 에러 상태와 비교함으로써 충전 레벨 에러가 증가하고 있는지를 판단한다. 변수 "DEF_pole_2D에 규정된 바이트수를 초과하는 FIFO 충전 레벨에서의 변화에 응 답해서만 이 검출에 히스테리시스(hysteresis)가 구비된다. 이 히스테리시스는 변 수 "fill_level_err"에 남아있는 데이타 도착 지터에 의해 생긴 오검출수를 감소시 킨다. 그 다음, 감소되는 체크(블럭 106)는 적응 클럭 변화의 방향을 결정한다. FIFO 부족충전(under fill) 상태에 대해서는 클럭은 소오스 주파수("integrator" 값은 중심 주파수점이하이다)보다 낮은 주파수에 있을 것이고, 과충전(overfill) (양극) 상태에서는 적응 클럭은 소오스 주파수("integrator" 값은 중심 주파수 이 상)보다 높은 주파수에 있을 것이다. 충전 레벨 에러가 이전의 실행 구간에서 감 소되었다면, "old_fill_err"를 "fill_level_err"에서의 현재 에러로 갱신하는 것외 에는 어떤 작용도 없다. 그러나, "ramp_ mode"에서의 이전 상태가 1(증가모드)이 라면 이 사건은 증가에서 감소로 변화된다.
"증가에서 감소로의" 사건은 이것이 적응 클럭 VCXO(33)이 "외견상의" 소오스 클럭 주파수를 초과했다는 것을 결정하기 때문에 중요하다. 이 사건은 램프-모 드 2 또는 4 를 기동시키는데 이용되며, 더 이상의(증가하는) 클럭 보정을 정지시 켜 "integrator"에서의 현재 주파수를 고정시킬 것이다. 변수 "ramp-mode"는 부족 충전 FIFO(l5)에 대해서는 상태 2 로 세트되고 과충전 FIFO(15)에 대해서는 상태4로 세트된다. 변수 "ramp_slope"는 클럭이 베이스라인으로 복귀하는(램프 다운) 값을 제어하기 위해 초기화된다(클럭이 FIFO(15)를 정규화시키기 위해 과보정되었음을 기억하라). 변수 "ramp_ slope"와 "fill_err_dx"에 기억된 램프 기울기값은 변수 "DEF_div_x"에 의해 결정된 "fill_level_err"의 분수로 계산된다. 램프 다운 기울기는 이 사건의 초기에 FIFO 레벨 에러에 비례한다.
블럭(106)의 방법은 VCXO 클럭 보정이 외견상의 소오스 주파수(데이타 도착값)와 같을때 표시된다. 블럭(106)의 방법은 또한 클럭이 베이스라인 주파수로 복 귀하는, 즉 램프 다운(ramp- slope)되는 값을 계산하여 FIFO 충전 에러가 또한 0에 도착할 때에 베이스라인에 도달시킨다.
충전 에러 감소 체크가 행해진후에 프로그램은 충전 에러 증가 체크(블럭 107)를 시작한다. 증가 방향은 "old-fill- err"를 현재 충전 에러와 비교함으로써 결정된다. 이것은 이전의 것과 새로운것이 역전되어 감소 체크처럼 동작한다. 이 전의 fill_level_err 와 새로운 fill_level_err 사이의 차이는 증가 체크에 대한 변수 "DEF_pole 2I"를 초과해야 한다. 증가 사건에 응답하기전에 체크가 더 행해 진다. 클럭 램프_다운(상태 3 또는 5)을 표시하는 램프_모드들, 즉 충전 에러가 영점(무진동 대역) 영역에 있다면, 증가 사건은 무시된다. 이들 체크를 지나고나면 램프_모드는 1 로 세트되고, 램프_기울기는 "fill_ err_dx" 값으로 세트된다.
변수 DEF_pole_2D 는 적응 클럭 오버슈트량을 제어하며, 게다가 증가에서 감소로의 체크에 대해 히스테리시스를 제공한다. 오버슈트(과보정)의 제어된량은 소오스 클럭값이 충족된 후에 FIFO(15) 충전 레벨을 정규화 시키는데 이용된다. 응답을 도시하고 대략 75% 클럭 오버슈트로 조정함으로서(소오스 클럭 주파수와 적응 클럭 주파수간의 초기차이의 75% 과보정) 값들이 결정된다. 오버슈트량은 FIFO(15)를 정규화시키는데 걸리는 시간을 결정한다.
블럭(106, 107)의 방법은 FIFO(15) 레벨 에러가 높은 데이타 도착 지터가 있을시에 증가하는지 또는 감소하는지를 확실하게 결정한다. 블럭(106)의 방법은 또한 FIFO 충전 레벨을 정규화시키는데 필요한 클럭 과보정량을 제어한다.
증가한 충전 에러 모드(램프_모드 1)에서는 램프_ 기울기의 보정이 매기간마다 "integrator"의 현재값에 더해진다. 램프_기울기는 필요로되는 클럭 보정이 고주파나 저주파가 될수 있기 때문에 양의 값 또는 음의 값을 포함할 수 있음에 유 의한다. 이 대수적 가산은 적분을 램프시키고, 이 적분은 VCXO(33) 주파수를 소오 스 주파수를 만족한 다음 이를 초과하는 값으로 구동시킨다. 외견상의 소오스 주 파수가 초과된 경우에는 FIFO 충전 레벨 에러는 감소하기 시작한다. 램프-기울기 값은 대부분의 연속 피드백 폐루프 시스템에서와 같이 에러가 감소함에 따라 점차 줄어들지 않는다. 이 방법은 에러 수렴시간을 최소화시킨다. 오버슈트는 램프-모드 2-5 의 동작에 의해 제어된다.
블럭(114)(제 6 도)의 방법은 주(극 1)적분기능을 수행한다.
블럭(108)(제 5 도)은 코드 라인 #208 에서의 스위치(램프_모드)문(switch statement)이다. 클럭 램프 모드들은 유지(hold), 과보정 및, 램프 다운 기능을 제공한다. 모드 2(스위치 문에서 케이스 2)는 부(negative)의 충전 레벨 에러를 유지하는 것이다. 이것은 램프 다운에 대한 모드 3을 불러낸다. 모드 4는 양의 충전 레벨 에러를 유지하는 것으로서, 대응하는 램프 다운은 모드 5 이다. 램프_모드 2 와 4 는 감소하는 충전 에러 체크 알고리즘(블럭 106)에 의해 요구된다. 감소하는 사건의 초기에(증가하는 에러는 감소로 변함), 충족된 적응 클럭 VCXO(33)는 제어된 양만큼 소오스 클럭값을 초과했다(오버슈트되었다). FIFO(15) 충전 레벨은 초기에 그 공칭치에 있지 않을 것인데, 그 이유는 클럭값이 수렴하고 있을때 증가하는 에러 모드 구간동안 데이타를 얻거나 잃기 때문이다. 램프 모드 2 와 4(제 5 도에서 각각 블럭 109 와 111)로 인해 클럭 오버슈트 상태는 FIFO(15) 충전 레벨이 공칭치를 향해 수렴하고 변수 DEF_ramp_db 에서 정해진 임계치를 충족 할때까지 일정하게 유지된다. 이 변수는 FIFO 레벨 보정점에 세트되는데, 이 보정점에 의해 적응 클럭 적분은 fill_level_err 이 0 에 도달할때 베이스라인(소오스) 주파수를 충족시키기 위해 램프 다운될 시간을 갖게된다. 변수들이 올바르게 세트된 경우, 그 결과는 무진동 응답(클럭 오버슈트나 언더슈트가 없거나 거의 없는 것)이 되며, 이것은 종래의 위상 동기 루프에서는 통상적인 것이 아니다. 이것은 일반적으로 소오스 클럭과 적응 클럭 VCXO(33)간의 넓은 범위의 초기 주파수 차이에 있어서 달성될 수 있다.
램프_다운 "ramp_modes"는 제 5 도에 도시된 램프_ 모드 3(블럭 110)과 램프_모드 5(블럭 112)이다. 램프_모드 3 과 5 가 "integrator_float"의 베이스라인 적분으로 램프_ 다운을 완료할 때, 이 모드들은 램프_모드를 0 으로 세트시키고 스위치문으로부터 벗어난다. 램프_모드 0 은 개방 루프 제어 알고리즘(램프_모드 1∼5)에 대해서 정지상태이다. 완전한 무진동 감쇠가 있다면 적응 주파수는 소오 스와 정합될 것이며. FIFO 는 공칭 레벨에 있을 것이다. 나머지 영(null) 에러가 변수 DEF_dead_band 보다 더 큰 경우, 새로운 계열이 증가 에러 검출 알고리즘(블 럭 107)에 의해 시작된다. 클럭이 다르고 또 FIFO 충전 레벨이 공칭치 밖에 있을 때 회로 기동동안에는 하나 이상의 싸이클이 요구된다. 이것은 제 9 도에서 40 초 에 있는 2 차 보정 싸이클에서 볼수 있다.
블럭(109, 111)의 방법은 FIFO 레벨이 조정될 때까지 과보정된 적응 클럭 상태를 유지한다. 블럭(110, 112)의 방법은 FIFO 충전 에러가 0 으로 접근할 때 소오스를 충족시키기 위해 적응 클럭을 램프 다운시킨다.
fill_level_err 이 조그만 무진동 대역 범위에 있을때는 정지 상태에 있는 램프_모드 0 로 들어간다. 변수 DEF_dead_band 는 램프_모드 1 ~ 5 에 대한 무진동 대역을 정의한다. 이것은 +/- 8 바이트의 영범위를 허용하는 DS1 값 적용에 대해 8 로 세트된다. 램프_모드 0(블럭 113)은 직접(폐루프) 피드백 보정을 integrator에 가산한다. 이것은 변수 DEF_ case0_rate 에 의해 규정된 값에서 1을 더하거나 뺀다. 보정값은 매우 낮고, 이 루프는 약 1/60 Hz 의 자연 주파수를 갖고 있다. 루프는 fill_level_err 이 보통 단기에서 +/- 2 바이트 이상 그리고 60 초에서 0 바이트 평균에서 벗어나지 않고서 자연 루프 주파수에서 진동한다. 적응 클럭주파수 추적/탈선 에러는 영(null)에서 FIFO 충전 레벨 에러에 관련된 것임을 알아야한다.
블럭(103)(제 4 도)의 방법은 루프 주파수의 1 싸이클내에서 FIFO 충전 레벨 영 에러를 0 으로 감소시키기 위해 영점에서 매우 조그만 양의 폐루프 피드백에서 가산한다.
적응 클럭 프로그램에서 마지막 기능은 변수 "integrator"의 내용을 VCXO(33) 주파수(제 6 도의 블럭 115)를 제어하는 D/A 변환기(30)로 기록하는 것이다. 이 기능은 16 비트 변수 "integrator"를 변수 DEF_VCXO_range_factor 에서 규정된 제어 범위로 축척시킨 다음, 이 축척값을 VCXO(33) 중심 주파수점으로 오프셋시킨다. 이 중심 주파수점은 변수 DSI_VCXO _DAC_center 에 규정되어 있다. 이 축척 및 중심값은 D/A 변환기(30) 어드레스에 기록되고 적응 프로그램은 호출 프로 그램 또는 차단 레벨로 복귀한다.
적응 클럭 기법 및 알고리즘은 큰 지터를 가진 입력 데이타 스트림으로부터만 매우 낮은 지터를 가진 정확한 클럭을 도출해야 하는 시스템에 유용하다. 또한 이것은 제어 응답에서 큰 지연을 갖고 신호 입력에서 잡음이 결합된 시스템에도 유 용하다. 이것은 광범위한 응용에 이용될 수 있다.
본 실시예에서 설명된 프로그램은 조그만 삽입(embedded) 프로세서에서의 실행 속도에 최적이었다. 약 1MIP 용량의 16 비트 프로세서는 4 개의 적응 클럭 회로를 병렬처리할 수 있다. 곱셈 연산이 이용되지 않으며, 많은 알고리즘은 정확한 계산값이 아니라 근사치를 산출한다. 그러나 동조 설정을 최소화하고 넓은 범위의 동작 상태하에서 무진동 응답에 도달하기 위해 감쇠를 개선시키기 위해서는 계산이 부가될 수 있다. 프로그램 리스트는 다음과 같다.
제 7 도는 적응 클럭 주파수("integrator", 소오스 클럭과 관련하여 도시됨)와 FIFO 충전 레벨 에러("fill_level_ err")를 보여주는 응답도이다. 이 응답도는 FIFO(15)가 하나의 셀 페이로드(47 바이트 또는 옥테트)를 손실하는 과도적인에러 상태에 대한 장치(10)(제 1 도)의 응답을 보여준다. fill_ level_err 궤적은 과도적인 셀 손실과 소오스보다 60ppm 작게됨 으로써 손실에 대한 적응 클럭 응답을 보여준다. 절반 싸이클 오버슈트 또는 감쇠 진정(settle) 시간이 있음에 유의한다. 이것은 과도적인 데이타 손실/이득에 대한 장치(10)의 특성이다. 장치(10)는 과도적인 데이타 에러에 대한 것보다 소오스 클럭 변화 궤적에 대해 더 양호한 감쇠를 나타내는데 최적이었다.
제 8 도는 적응 클럭 주파수("integrator", 소오스 클럭과 관련하여 도시됨)와, FIFO 충전 레벨 에러("fill_level_ err") 및, 외견상의 소오스 주파수 ("integrator_float")를 보여주는 응답도이다. 상기 응답도는 초기 소오스 클럭 에러가 없는 하나의 셀 페이로드(47 옥테트)의 초기 FIFO(15) 에러에 대한 장치 (10)의 응답을 보여준다. 제 8 도는 제 7 도에서의 셀 손실 사건이 제 8 도에서는 기동 fill_level_err 인 것만 제외하고는 제 7 도와 유사하다. 게다가 integrator_float 변수는 제 8 도에 포함되어 있다. 기동 또는 클럭 포착 구간은 적응 클럭 알고리즘이 작동하기 전에 FIFO 레벨을 기동시 DEF_ normal_fill_level로 초기화시킴으로써 상당히 감소될 수 있다. 이것은 또한 다음 절차를 갖는 프로세서(29)에 의해서 실행된다. 회로가 동작하지 않을때, 판독 스트로브(24)는 디스 에이블되고, 라인 xmtr(21)은 모두 1 인 아이들 코드(DS1 AIS 신호)를 전송하도록 세트된다. 셀 도착이 검출되고 안정된 때에는 FIFO 는 리세트(26)되고 충전 레벨은 타이트한 루프에서 즉시 모니터된다(폴링된다). 충전 레벨이 DEF_normal_fill_level 마이너스 앞선 바이어스(lead bias)에 도달하면, 판독 스트로브는 인에이블되고 AIS 신호는 디스에이블된다. 앞선 바이어스로인해 프로세서는 판독 스트로브를 인에이블시킬 수 있다. 이 인에이블이 DEF_normal_fill_level 에 도달하는 충전 레벨과 일치하도록 조정될 수 있다.
제 9 도는 적응 클럭 주파수("integrator", 소오스 클럭과 관련하여 도시), FIFO 충전 레벨 에러("fill_level-err") 및, 외견상의 소오스 주파수 ("integrator_float")를 보여주는 응답도이다. 이 응답도는 하나의 셀 페이로드 (47 옥테트)의 초기 FIFO(15) 에러와 70 ppm 의 초기 소오스 클럭 에러에 대한 장 치(10)의 응답을 보여준다. 제 9 도는 또한 40 초에서 제 2 차 보정 싸이클을 보 여준다. 초기 보정 싸이클은 클럭을 실제 소오스 주파수보다 몇 ppm 작게 램프 다 운시켰다. 이로 인해 fill_level-err 는 느린 상승 드리프트가 일어나고 40 초에 서 보정 싸이클이 나타난다. 또한 램프 모드 0 은 영(null) 영역에서의 느린 탈선 을 보정하는데, 이것은 약 35 초에서 0 근처로 수렴하는 적응 클럭 적분에 의해 보 여질 수 있다. 이 경우에, 램프 모드 0 보정은 너무 작아서 지연될 수 없었다.
[선행 기술 - "종래"의 PLL 장치]
종래 PLL 에서, 목적 클럭값은 평균 셀 도착값에 의해서만 결정된다. 위상/주파수 정보는 1988 년 10 월 10 일자로 Richard C. Lau 가 벨코어 논문지 (Bellcore conribution) 에 기고한 TISI.1- "A Clock Recover Scheme for ATM Circuit Emulation"의 제 1 도에 도시된 FIFO 충전 레벨로부터 나온다. 이 기술은 회로망 기준 클럭과 소오스 회로로부터의 인코딩된 클럭 정보가 필요없으므로 일반적으로 아주 바람직스러운 것으로 생각되어진다. 그러나, 실제 설계시 클럭 수렴 시간, 지터 및, 탈선(wander)에 있어서 성능이 좋지못한 것으로 생각된다.
상술한 성능 문제외에도 회로 분석이나 실험을 통해 본 응용에 있어서 종래의 PLL 은 위상 루프 이득이 클럭 탈선을 제어하는데 충분한 경우 감쇠 및 안정성 제어에 있어 본래적인 문제가 있음이 지적되었다.
종래 PLL 장치의 특정예가 제 10 도의 장치(210)로서 도시되어 있다. 장치 (210)는 라인(211)상의 155 메가비트/초 비동기식 전송 모드(ATM) 셀 스트림으로부 터 라인(222)상의 비동기식 DS1, 1.544 메가비트/초 일정 비트율 회로로의 인터페이스에서 사용된다. 라인(211)상의 입력 셀 스트림의 비동기 성질때문에 라인(2) 상에 정보를 동기적으로 전송하는데 필요한 클럭은 라인(211) 셀 스트림에서 에지 또는 과도 정보를 이용하여서는 도출될 수 없고, 라인(211)상의 장기 평균 셀 값에 달려있다. 라인(211)상의 ATM 셀 각각은 5 바이트 헤더, 1 바이트 적응층 및, 가 용 정보의 47 바이트 페이로드를 포함하는 53 바이트 패킷이다. 회로(212)는 셀 헤더 및 적응 바이트의 제거를 포함하여 CCITT 적응 층 1 처리를 수행하며, 라인 (214)상의 기록 스트로브를 이용하여 바이트버스(213)를 통해 47 바이트 페이로드 를 동기식 선입선출(FIFO) 메모리(215)내로 기록하는 것을 제어한다. FIFO(215)는 라인(222)의 대기 전송을 누적하는 모든 바이트를 기억하는데 적당한 것보다 더 많 은 4096, 8비트 바이트까지 기억한다. FIFO(215)는 또한 라인(227) 상의 아날로그 FIFO 충전 레벨 신호를 전송한다. 이 신호는 공백(empty) FIFO 에 대한 0 볼트 부터 충전 FIFO 에 대한 5 볼트까지 변화한다.
라인(235)상의 적응 라인 클럭은 FIFO(215)로부터 라인(222)상의 DS1, 동기회로로의 바이트 전송을 제어하는데 이용된다. 라인(235)상의 이 적응 라인 클럭 주파수는 병렬/ 직렬 변환기(218)와 라인 전송기(221)를 작동시키는데 이용된다. 라인 클럭 주파수는 카운터(223)에 의해 8 로 분할되고, 이에 따라 라인(224)상에 도출된 바이트 클럭은 판독 스트로브로 이용되어 FIFO(215)로부터 바이트 버스 (216), 병렬/직렬 변환기(218) 및, 라인(222) 상의 DS1 회로인 라인 전송기(221)에 의한 전송을 위한 라인(219)을 통해 1 바이트의 페이로드 정보를 판독한다. 전송 기(221)는 라인 스트림내에 B8ZS 코드를 삽입하여 7 개 이상의 연속 제로 비트가 라인(222)상에 전송되는 것을 방지한다.
라인(227)상의 아날로그 전압은 저항기(232)와 커패시터(234)로 구성된 PLL루프 필터를 통해 전달된다. 필터링된 전압은 제어 입력 신호를 전압 제어 수정 발진기(VCXO)(233)에 공급하고, 라인(235)상의 VCXO(233) 적응 라인 클럭 주파수는 폐루프 방식으로, 즉 라인(227)상에서 FIFO(215)로 부터 전달된 아날로그 전압에 응답하여 조정된다.
[선행기술-동기식 잔류 시간 스탬프(SRTS) 장치]
SRTS 장치는 ATM 회로망에서 클럭값을 재구성하기 위해 CCITT 연구 위원회 XVIII 에 의해 표준화되어 있다. 이 장치에서 클럭 값 정보는 타임-스탬프는 기본 적으로 소오스 회로 클럭과 회로망 기준 클럭간의 차이이다. 이 인코딩된 타임-스탬프는 ATM 셀 헤더의 역전된 비트로 목적 클럭 회로에 전송된다. 목적 클럭 회로에서 타임 스탬프와 회로망 기준 클럭은 기본적으로 원래의 소오스 주파수를 재 구성하는데 이용된다. 이에 대한 도표는 1992. 3. 9 일자 CCITT 노트(notes)로부터 제 5 도에 도시되어 있다.
이 방법은 모든 전송 조건을 만족하면서 목적 클럭 회로의 우수한 성능을 제공한다. 그러나 이것은 회로망 기준이 유용할때만 이용될 수 있다. 다른 결점 들로는 소오스로부터 인코딩된 정보가 필요하는 것과 목적 회로에서 FIFO 충전 레벨을 조정 또는 유지할 제어가 없다는 것이다(FIFO 충전 레벨은 회로에서 총 전송 지연에 영향을 미친다).

Claims (28)

  1. 비동기식 패킷화된 정보를 수신하는 수단과, 상기 수신된 정보를 기억하는 수단 및, 상기 기억된 정보를 적응 라인 클럭 주파수에 응답하여 동기 회로에 전송하는 수단을 구비하는 장치에서 적응 클럭을 회복시키는 방법으로서, 공칭치(nominal value)로부터 상기 기억 수단에 기억된 정보의 크기의 편차를 연속적으로 감시하는 단계와; 상기 감시된 편차의 증가 상태를 검출하는 단계; 및 상기 검출된 증가 상태에 응답하여, 다수의 모드에서 상기 적응 라인 클럭 주파수를 조정하는 단계를 포함하는 적응 클럭 회복 방법.
  2. 제1항에 있어서, 상기 조정 단계는 상기 다수의 모드들중 제 1 모드에서, 상기 감시된 편차가 감소하기 시작할 때 이후까지, 상기 적응 라인 클럭 주파수를 과보정 (overcorrecting)하는 단계를 포함하는 적응 클럭 회복 방법.
  3. 제2항에 있어서, 상기 과보정 단계는 상기 감시된 편차에 기초한 상기 적응 라인 클럭 주파수를 연속적으로 조정하지 않은채, 상기 적응 라인 클럭 주파수의 램프(ramp)를 실행하는 단계를 포함하는 적응 클럭 회복 방법.
  4. 제2항에 있어서, 상기 조정 단계는 상기 과보정 단계후에 상기 다수의 모드들중 제 2 모드에서, 상기 감시된 편차가 소정의 임계치로 감소할 때까지, 상기 적응 라인 클럭 주파수를 일정하게 유지하는 단계를 더 포함하는 적응 클럭 회복 방법.
  5. 제4항에 있어서, 상기 유지 단계는 상기 감시된 편차에 기초한 상기 적응 라인 클럭 주파수를 연속적으로 조정하지 않은채, 상기 적응 라인 클럭 주파수를 일정하게 유지하는 단계를 포함하는 적응 클럭 회복 방법.
  6. 제4항에 있어서, 외견상의 소오스 주파수를 연속적으로 결정하는 단계를 더 포함하며, 상기 조정 단계는 상기 다수의 모드들중 제 3 모드에서, 상기 적응 라인 클럭 주파수가 상기 외견상의 소오스 주파수와 동일하게 될때까지, 상기 적응 라인 클럭 주파수를 변화시키는 단계를 더 포함하는 적응 클럭 회복 방법.
  7. 제6항에 있어서, 상기 감시된 편차에 기초한 상기 적응 라인 클럭 주파수를 연속적으로 조정하지 않은채, 상기 적응 클럭 주파수의 램프를 실행하는 단계를 포함하는 적응 클럭 회복 방법.
  8. 제1항에 있어서, 데이타 지터(data jitter)를 걸러내기 위해서 상기 감시된 편차를 적분하는 단계를 더 포함하는 적응 클럭 회복 방법.
  9. 제1항에 있어서, 상기 감시 단계, 검출 단계 및, 조정 단계는 곱셈 실행을 포함하지 않는 적응 클럭 회복 방법.
  10. 비동기식 패킷화된 정보를 수신하는 수단과, 상기 수신된 정보를 기억하는 수단 및, 상기 기억된 정보를 적응 라인 클럭 주파수에 응답하여 동기 회로에 전송하는 수단을 구비하는 장치에서 적응 클럭을 회복시키는 방법으로서, 공칭치로부터 상기 기억 수단에 기억된 정보의 크기의 편차를 연속적으로 감시하는 단계와; 상기 감시된 편차의 증가 상태를 검출하는 단계; 및 상기 검출된 증가 상태에 응답하여, 상기 감시된 편차에 응답하여 상기 적응 라인 클럭 주파수를 연속적으로 조정하지 않은채, 상기 적응 라인 클럭 주파수를 조정하는 단계를 포함하는 적응 클럭 회복 방법.
  11. 비동기식 패킷화된 정보를 수신하는 수단과, 상기 수신된 정보를 기억하는 수단 및, 상기 기억된 정보를 적응 라인 클럭 주파수에 응답하여 동기 회로에 전송하는 수단을 포함하는 장치에서 적응 클럭을 회복시키는 방법으로서, 공칭치로부터상기 기억 수단에 기억된 정보 크기의 편차를 연속적으로 감시하는 단계와; 외견상의 소오스 주파수를 연속적으로 결정하는 단계와; 상기 감시된 편차의 증가 상태를 검출하는 단계; 및 상기 검출된 증가 상태에 응답하여, 상기 연속적으로 결정된 외견상의 소오스 주파수에 부분적으로 기초한 상기 적응 라인 클럭 주파수를 조정하는 단계를 포함하는 적응 클럭 회복 방법.
  12. 제11항에 있어서, 상기 연속적으로 결정하는 단계는 상기 감시된 편차와 상기 적응 라인 클럭 주파수에 기초한 상기 외견상의 소오스 주파수를 연속적으로 결정하는 단계를 포함하는 적응 클럭 회복 방법.
  13. 비동기식 패킷화된 정보를 수신하는 수단과, 상기 수신된 정보를 기억하는 수단 및, 상기 기억된 정보를 적응 라인 클럭 주파수에 응답하여 동기 회로에 전송하는 수단을 포함하는 장치에서 적응 클럭을 회복시키는 방법으로서, 공칭치로부터 상기 기억 수단에 기억된 정보의 크기의 편차를 연속적으로 감시하는 단계; 및 상기 적응 라인 클럭 주파수를 조정하는데 이용하기 위해 상기 감시된 편차 및 상기 적응 라인 클럭 주파수에 기초한 외견상의 소오스 주파수를 연속적으로 결정하는 단계를 포함하는 적응 클럭 회복 방법.
  14. 비동기식 패킷화된 정보를 수신하는 수단과, 상기 수신된 정보를 기억하는 수단 및, 상기 기억된 정보를 적응 라인 클럭 주파수에 응답하여 동기 회로에 전송하는 수단을 포함하는 장치에서 적응 클럭을 회복시키는 방법으로서, 공칭치로부터 상기 기억 수단에 기억된 정보의 크기의 편차를 연속적으로 감시하는 단계와; 상기 감시된 편차의 증가 상태를 검출하는 단계; 및 상기 검출된 증가 상태에 응답하여, 상기 적응 라인 클럭 주파수의 개방 루프(open-loop) 조정을 실행하는 단계를 포함하는 적응 클럭 회복 방법.
  15. 제14항에 있어서, 상기 실행 단계는 상기 감시된 편차가 증가하기 시작할 때 이후까지 상기 적응 라인 클럭 주파수를 과보정하는 단계를 포함하는 적응 클럭 회복 방법.
  16. 제15항에 있어서, 상기 실행 단계는 상기 감시된 편차가 소정의 임계치로 증가할 때까지 상기 적응 라인 클럭 주파수를 일정하게 유지시키는 단계를 더 포함하는 적응 클럭 회복 방법.
  17. 제16항에 있어서, 외견상의 소오스 주파수를 연속적으로 결정하는 단계를 더 포함하며, 상기 실행 단계는, 상기 적응 라인 클럭 주파수가 상기 외견상의 소오스 주파수와 동일하게 될때까지, 상기 적응 라인 클럭 주파수를 변화시키는 단계를 더 포함하는 적응 클럭 회복 방법.
  18. 제17항에 있어서, 상기 변화 단계후에, 상기 적응 라인 클럭 주파수의 폐루프 보정을 실행하는 단계를 더 포함하는 적응 클럭 회복 방법.
  19. 비동기식 패킷화된 정보를 수신하는 수단과; 상기 수신된 정보를 기억하는 수단과; 상기 기억된 정보를 적응 라인 클럭 주파수에 응답하여 동기 회로에 전송하는 수단; 및
    (a) 공칭치로부터 상기 기억 수단에 기억된 정보의 크기의 편차를 연속적으로 감시하고, (b) 상기 감시된 편차의 증가 상태를 검출하고, (c) 상기 검출된 증 가 상태에 응답하여 다수의 모드에서 상기 적응 라인 클럭 주파수를 조정하는 프로 세서 수단을 포함하는 적응 클럭 회복 장치.
  20. 비동기식 패킷화된 정보를 수신하는 수단과; 상기 수신된 정보를 기억하는 수단과; 상기 기억된 정보를 적응 라인 클럭 주파수에 응답하여 동기 회로에 전송하는 수단; 및
    (a) 공칭치로부터 상기 기억 수단에 기억된 정보의 크기의 편차를 연속적으 로 감시하고, (b) 상기 감시된 편차의 증가 상태를 검출하고, (c) 상기 검출된 증가 상태에 응답하여, 상기 감시된 편차에 응답하여 상기 적응 라인 클럭 주파수를 연속적으로 조정하지 않은채, 상기 적응 라인 클럭 주파수를 조정하는 프로세서 수 단을 포함하는 적응 클럭 회복 장치.
  21. 비동기식 패킷화된 정보를 수신하는 수단과; 상기 수신된 정보를 기억하는 수단과; 상기 기억된 정보를 적응 라인 클럭 주파수에 응답하여 동기 회로에 전송하는 수단; 및
    (a) 공칭치로부터 상기 기억 수단에 기억된 정보의 크기의 편차를 연속적으로 감시하고, (b) 외견상의 소오스 주파수를 연속적으로 결정하고, (c) 상기 감시 된 편차의 증가 상태를 검출하고, (d) 상기 검출된 증가 상태에 응답하여, 상기 연 속적으로 결정된 외견상의 소오스 주파수에 부분적으로 기초한 상기 적응 라인 클럭 주파수를 조정하는 프로세서 수단을 포함하는 적응 클럭 회복 장치.
  22. 비동기식 패킷화된 정보를 수신하는 수단과; 상기 수신된 정보를 기억하는 수단과; 상기 기억된 정보를 적응 라인 클럭 주파수에 응답하여 동기 회로에 전송하는 수단; 및
    (a) 공칭치로부터 상기 기억 수단에 기억된 정보의 크기의 편차를 연속적으 로 감시하고, (b) 상기 적응 라인 클럭 주파수를 조정하는데 이용하기 위해, 상기 감시된 편차 및 상기 적응 라인 클럭 주파수에 기초한 외견상의 소오스 주파수를 연속적으로 결정하는 프로세서 수단을 포함하는 적응 클럭 회복 장치.
  23. 비동기식 패킷화된 정보를 수신하는 수단과; 상기 수신된 정보를 기억하는 수단과; 상기 기억된 정보를 적응 라인 클럭 주파수에 응답하여 동기 회로에 전송하는 수단; 및
    (a) 공칭치로부터 상기 기억 수단에 기억된 정보의 크기의 편차를 연속적으 로 감시하고, (b) 상기 감시된 편차의 증가 상태를 검출하고, (c) 상기 검출된 증 가 상태에 응답하여, 상기 적응 라인 주파수의 개방 루프 조정을 실행하는 프로세서 수단을 포함하는 적응 클럭 회복 장치.
  24. ATM 셀 스트림과 동기 회로 라인 스트림간의 인터페이스에 있어서, 상기 ATM 셀 스트림을 수신하는 수단과; 페이로드(payload) 정보를 얻기 위해서 상기 수신된 ATM 셀 스트림으로부터 헤더 정보를 추출하는 수단과; 상기 페이로드 정보를 기억하는 수단과; 상기 기억된 페이로드 정보를 적응 라인 클럭 주파수에 응답하여 상기 동기 회로 라인 스트림에 직렬로 전송하는 수단; 및
    (a) 공칭치로부터 상기 기억 수단에 기억된 정보의 크기의 편차를 연속적으 로 감시하고, (b) 상기 감시된 편차의 증가 상태를 검출하고, (c) 상기 검출된 증 가 상태에 응답하여, 상기 적응 라인 클럭 주파수를 다수의 모드에서 조정하는 프 로세서 수단을 포함하는 인터페이스.
  25. ATM 셀 스트림과 동기 회로 라인 스트림간의 인터페이스에 있어서, 상기 ATM 셀 스트림을 수신하는 수단과; 페이로드 정보를 얻기 위해서 상기 수신된 ATM 셀 스트림으로부터 헤더 정보를 추출하는 수단과; 상기 페이로드 정보를 기억하는 수단과: 상기 기억된 페이로드 정보를 적응 라인 클럭 주파수에 응답하여 상기 동기회로 라인 스트림에 직렬로 전송하는 수단; 및
    (a) 공칭치로부터 상기 기억 수단에 기억된 정보 크기의 편차를 연속적으로 감시하고, (b) 상기 감시된 편차의 증가 상태를 검출하고, (c) 상기 검출된 증가 상태에 응답하여, 상기 감시된 편차에 응답하여 상기 적응 라인 클럭 주파수를 연 속적으로 조정하지 않은채, 상기 적응 라인 클럭 주파수를 조정하는 프로세서 수단 을 포함하는 인터페이스.
  26. ATM 셀 스트림과 동기 회로 라인 스트림간의 인터페이스에 있어서, 상기 ATM 셀 스트림을 수신하는 수단과; 페이로드 정보를 얻기 위해서 상기 수신된 ATM 셀 스트림으로부터 헤더 정보를 추출하는 수단과; 상기 페이로드 정보를 기억하는 수단과; 상기 기억된 페이로드 정보를 적응 라인 클럭 주파수에 응답하여 상기 동기회로 라인 스트림에 직렬로 전송하는 수단; 및
    (a) 공칭치로부터 상기 기억 수단에 기억된 정보의 크기의 편차를 연속적으 로 감시하고, (b) 외견상의 소오스 주파수를 연속적으로 결정하고, (c) 상기 감시 된 편차의 증가 상태를 검출하고, (d) 상기 검출된 증가 상태에 응답하여, 상기 연 속적으로 결정된 외견상의 소오스 주파수에 부분적으로 기초한 상기 적응 라인 클 럭 주파수를 조정하는 프로세서 수단을 포함하는 인터페이스.
  27. ATM 셀 스트림과 동기 회로 라인 스트림간의 인터페이스에 있어서, 상기, ATM 셀 스트림을 수신하는 수단과; 페이로드 정보를 얻기 위해서 상기 수신된 ATM 셀 스트림으로부터 헤더 정보를 추출하는 수단과; 상기 페이로드 정보를 기억하는 수단과; 상기 기억된 페이로드 정보를 적응 라인 클럭 주파수에 응답하여 상기 동기회로 라인 스트림에 직렬로 전송하는 수단; 및
    (a) 공칭치로부터 상기 기억 수단에 기억된 정보의 크기의 편차를 연속적으 로 감시하고, (b) 상기 적응 라인 클럭 주파수를 조정하는데 이용하기 위해 상기 감시된 편차 및 상기 적응 라인 클럭 주파수에 기초한 외견상의 소오스 주파수를 연속적으로 결정하는 프로세서 수단을 포함하는 인터페이스.
  28. ATM 셀 스트림과 동기 회로 라인 스트림간의 인터페이스에 있어서, 상기, ATM 셀 스트림을 수신하는 수단과; 페이로드 정보를 얻기 위해서 상기 수신된 ATM 셀 스트림으로부터 헤더 정보를 추출하는 수단과; 상기 페이로드 정보를 기억하는 수단과; 상기 기억된 페이로드 정보를 적응 라인 클럭 주파수에 응답하여 상기 동기회로 라인 스트림에 직렬로 전송하는 수단; 및
    (a) 공칭치로부터 상기 기억 수단에 기억된 정보 크기의 편차를 연속적으로 감시하고, (b) 상기 적응 라인 클럭 주파수의 개방 루프 조정을 실행하는 프로세서 수단을 포함하는 인터페이스.
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