KR100300078B1 - 반도체 메모리의 센스앰프회로 - Google Patents
반도체 메모리의 센스앰프회로 Download PDFInfo
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Abstract
본 발명은 반도체 메모리의 센스앰프회로에 관한 것으로, 종래 반도체 메모리의 센스앰프회로는 매트전체의 저항과 커패시턴스가 센스앰프의 동작에 영향을 주어 센스앰프의 동작속도가 지연되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 제 1 및 제 2매트선택신호를 인가받아 이를 조합하여 제 1매트를 선택제어하며 그 선택전에 저전위의 구간을 갖는 제 1스위칭제어신호를 출력하는 제 1선택부와; 상기 제 1 및 제 2매트선택신호를 인가받아 이를 조합하여 제 2매트를 선택하며 그 선택전에 소정시간의 저전위 구간을 갖는 제 2스위칭제어신호를 출력하는 제 2선택부와; 상기 제 1스위칭제어신호에 따라 제 1매트의 데이터를 비트라인과 반전비트라인에 인가제어하는 제 1스위치부와; 상기 제 2스위칭 제어신호에 따라 제 2매트의 데이터를 상기 비트라인과 반전비트라인에 인가제어하는 제 2스위치부와; 상기 비트라인과 반전비트라인에 인가된 제 1매트 또는 제 2매트의 데이터를 상기 센스앰프 구동부에서 인가되는 전원전압과 접지전압의 값으로 센싱하는 센스앰프를 포함하여 복수의 매트의 데이터를 선택적으로 출력하는 스위치를 제어하는 신호의 일부에 저전위 구간이 발생하도록 함으로써, 그 저전위 구간에서 매트 전체의 저항과 커패시턴스의 영향을 배제하여 센스앰프의 동작속도를 향상시키는 효과가 있다.
Description
본 발명은 반도체 메모리의 센스앰프회로에 관한 것으로, 특히 센스앰프의 초기동작에서 센스앰프의 스위치를 일정시간동안 오프시켜 센스앰프의 부하를 줄임으로써, 센스앰프의 동작속도를 향상시키는데 적당하도록한 반도체 메모리의 센스앰프회로에 관한 것이다.
일반적으로 반도체 메모리의 센스앰프는 워드라인과 비트라인을 공유하는 복수의 단위 메모리셀을 갖는 매트(mat) 또는 뱅크(bank)의 조합으로 구성되며, 메모리의 집적도를 향상시키기 위해 상기 매트 또는 뱅크 각각에 센스앰프를 두지 않고, 두 개의 매트 또는 두 개의 뱅크를 한쌍으로 하여, 제어신호에 따라 둘 중 하나의 매트를 선택할 수 있도록하는 센스앰프를 두어 두 개의 매트가 하나의 센스앰프를 공유하는 형태로 구성되며, 이와 같은 종래 반도체 메모리의 센스앰프회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래 반도체 메모리의 센스앰프회로도로서, 이에 도시한 바와 같이 매트 선택신호(MSj)를 인가받아 반전출력하여 제 1스위칭 제어신호(SHL)를 출력하는 제 1선택부(1)와; 매트선택신호(MSi)를 인가받아 반전출력하여 제 2스위칭 제어신호(SHR)를 출력하는 제 2선택부(2)와; 상기 매트선택신호(MSi)에 따라 센스앰프인에이블신호(SAN, SAP1, SAP2)를 출력하는 센스앰프 제어부(3)와; 상기 센스앰프인에이블신호(SAN, SAP1, SAP2)에 따라 전원전압과 접지전압을 출력제어하는 센스앰프 구동부(4)와; 상기 제 1스위칭 제어신호(SHL)에 따라 제 1매트(MATi)의 데이터를 비트라인(BL)과 반전비트라인(BLB)에 인가제어하는 제 1스위치부(5)와; 상기 제 2스위칭 제어신호(SHR)에 따라 제 2매트(MATj)의 데이터를 상기 비트라인(BL)과 반전비트라인(BLB)에 인가제어하는 제 2스위치부(6)와; 상기 비트라인(BL)과 반전비트라인(BLB)에 인가된 제 1매트(MATi) 또는 제 2매트(MATj)의 데이터를 상기 센스앰프 구동부(4)에서 인가되는 전원전압과 접지전압의 값으로 센싱하는 센스앰프(7)로 구성된다.
이하, 상기와 같은 종래 반도체 메모리의 센스앰프회로를 도2에 도시한 종래 동작 파형도를 참조하여 좀 더 상세히 설명한다.
설명의 편의를 위하여 매트선택신호(MSj)가 저전위에서 고전위로 천이하여 입력되고, 매트선택신호(MSi)가 계속 저전위를 유지하여, 제 1매트(MATi)의 데이터를 선택하여 이를 증폭하여 출력하는 경우에 한정하여 종래 센스앰프회로의 동작을 설명한다.
먼저, 상기 제 1매트(MATi)의 특정 데이터를 출력하기 위해 매트선택신호(MSi)가 고전위로 인가되는 구간을 갖으며, 상기 매트선택신호(MSi)를 인가받은 제 2선택부(2)의 출력신호인 상기 제 1매트(MATi)의 고전위구간에서 조금지연된 시간에 동일한 시간동안 저전위 상태의 제 2스위칭제어신호(SHR)를 출력한다.
또한, 매트선택신호(MSj)는 상기 매트선택신호(MSi)의 변화에 관계없이 계속저전위로 인가되어, 스위칭 제어신호(SHL)는 고전위로 인가된다.
이와 같은 상태에서 상기 제 1매트(MATi)의 특정 메모리셀의 워드라인에 인가되는 워드라인신호(WLi)가 고전위로 인가되면, 상기 제 1매트(MATi)의 데이터는 출력된다. 이때, 상기 제 1스위칭제어신호(SHL)가 고전위로 인가되고 있어, 제 1스위치부(5)는 도통되어 상기 제 1매트(MATi)의 데이터를 비트라인(BL)과 반전 비트라인(BLB)로 인가한다.
이때, 상기 센스앰프 제어부(3)의 출력신호를 인가받아 센스앰프인에이블신호(SAP1, SAP2, SAN)를 출력하여, 센스앰프 구동부(3)가 센스앰프(7)를 구동하도록 함으로써, 상기 비트라인(BL)과 반전비트라인(BLB)에 인가된 상기 제 1매트(MATi)의 출력데이터를 센싱하여 고전위와 저전위의 데이터 값으로 출력한다.
상기 도2에서 알수 있는 바와 같이 비트라인(BL)과 반전비트라인(BLB)에 인가된 매트의 데이터를 센싱(즉, 비트라인과 반전비트라인에 인가된 전위의 차를 전원전압과 접지전압의 값으로 증폭하는)하는 경우에, 매트 내의 저항 및 커패시턴스(Rb,Cb)과, 센스앰프 자체의 저항 및 커패시턴스(Rsa,Csa)의 값의 영향으로 센스앰프(7)에서 증폭되어 비트라인(BL)과 반전비트라인(BLB)에 인가되는 데이터의 값이 전원전압과 접지전압의 값으로 되는데는 소정의 시간이 걸려 센스앰프의 동작속도가 지연된다.
상기한 바와 같이 종래 반도체 메모리의 센스앰프회로는 입력되는 특정한 매트의 데이터가 센스앰프로 출력되기 이전에 그 매트의 데이터를 비트라인으로 출력제어하는 스위치부가 온되어 있어, 매트전체의 저항과 커패시턴스가 센스앰프의 동작에 영향을 주어 센스앰프의 동작속도가 지연되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 매트의 저항과 커패시턴스의 영향을 센스앰프의 동작전에 차단할 수 있는 반도체 메모리의 센스앰프회로를 제공함에 그 목적이 있다.
도1은 종래 반도체 메모리의 센스앰프회로도.
도2는 도1의 동작 파형도.
도3은 본 발명 반도체 메모리의 센스앰프회로도.
도4는 도3의 동작 파형도.
***도면의 주요 부분에 대한 부호의 설명***
1:제 1선택부 2:제 2선택부
3:센스앰프 제어부 4:센스앰프 구동부
5:제 1스위치부 6:제 2스위치부
7:센스앰프
상기와 같은 목적은 제 1 및 제 2매트선택신호를 인가받아 이를 조합하여 제 1매트를 선택제어하며 그 선택전에 저전위의 구간을 갖는 제 1스위칭제어신호를 출력하는 제 1선택부와; 상기 제 1 및 제 2매트선택신호를 인가받아 이를 조합하여 제 2매트를 선택하며 그 선택전에 소정시간의 저전위 구간을 갖는 제 2스위칭제어신호를 출력하는 제 2선택부와; 상기 제 1매트선택신호에 따라 센스앰프인에이블신호를 출력하는 센스앰프 제어부와; 상기 센스앰프인에이블신호에 따라 전원전압과 접지전압을 출력제어하는 센스앰프 구동부와; 상기 제 1스위칭제어신호에 따라 제 1매트의 데이터를 비트라인과 반전비트라인에 인가제어하는 제 1스위치부와; 상기 제 2스위칭 제어신호에 따라 제 2매트의 데이터를 상기 비트라인과 반전비트라인에 인가제어하는 제 2스위치부와; 상기 비트라인과 반전비트라인에 인가된 제 1매트 또는 제 2매트의 데이터를 상기 센스앰프 구동부에서 인가되는 전원전압과 접지전압의 값으로 센싱하는 센스앰프로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명 반도체 메모리의 센스앰프회로도로서, 이에 도시한 바와 같이매트선택신호(MSi,MSj)를 인가받아 이를 조합하여 특정 매트를 선택하며, 그 선택전에 저전위의 구간을 갖는 제 1스위칭제어신호(SHL)를 출력하는 제 1선택부(1)와; 상기 매트선택신호(MSi,MSj)를 인가받아 이를 조합하여 특정 매트를 선택하며, 그 선택전에 소정시간의 저전위 구간을 갖는 제 2스위칭제어신호(SHR)를 출력하는 제 2선택부(2)와; 상기 매트선택신호(MSi)에 따라 센스앰프인에이블신호(SAN, SAP1, SAP2)를 출력하는 센스앰프 제어부(3)와; 상기 센스앰프인에이블신호(SAN, SAP1, SAP2)에 따라 전원전압과 접지전압을 출력제어하는 센스앰프 구동부(4)와; 상기 제 1스위칭 제어신호(SHL)에 따라 제 1매트(MATi)의 데이터를 비트라인(BL)과 반전비트라인(BLB)에 인가제어하는 제 1스위치부(5)와; 상기 제 2스위칭 제어신호(SHR)에 따라 제 2매트(MATj)의 데이터를 상기 비트라인(BL)과 반전비트라인(BLB)에 인가제어하는 제 2스위치부(6)와; 상기 비트라인(BL)과 반전비트라인(BLB)에 인가된 제 1매트(MATi) 또는 제 2매트(MATj)의 데이터를 상기 센스앰프 구동부(4)에서 인가되는 전원전압과 접지전압의 값으로 센싱하는 센스앰프(7)로 구성된다.
상기 제 1선택부(1)는 일측 입력단에 매트선택신호(MSi)를 직접인가받으며, 타측단에 상기 매트선택신호(MSi)를 인버터(INV1)와 지연부(DELAY1)를 통해 지연 및 반전입력받아 낸드조합하여 출력하는 낸드게이트(NAND1)와; 일측단에 상기 낸드게이트(NAND1)의 출력신호를 인버터(INV2)를 통해 반전입력받으며, 상기 매트선택신호(MSj)를 타측입력단에 입력받아 노아조합하여 출력하는 노아게이트(NOR1)로 구성되며, 제 2선택부(2)는 인버터(INV3,INV4), 지연부(DELAY2), 낸드게이트(NAND2), 노아게이트(NOR2)를 포함하여 상기 제1선택부(1)와 동일한 구성을 갖으며, 단지 입력되는 매트선택신호(MSi)와 매트선택신호(MSj)의 위치를 변환하여 입력하도록 구성된다.
이하, 상기와 같이 구성된 본 발명 반도체 메모리의 센스앰프회로의 동작을 도4에 도시한 동작 파형도를 참조하여 상세히 설명한다.
종래와 같이 설명의 편의를 위해 제 1매트(MATi)의 데이터를 선택하여 센싱하는 동작만을 설명한다.
먼저, 매트선택신호(MSi),(MSj)가 모두 저전위로 인가되는 시점에서는 상기 제 1선택부(1)의 낸드게이트(NAND1)의 출력신호는 고전위로 출력되며, 노아게이트(NOR1)의 출력인 제 1스위칭 제어신호(SHL)는 고전위로 출력되며, 상기 제 2선택부(2)의 출력신호인 제 2스위칭 제어신호(SHR) 또한 고전위로 출력된다.
이와 같은 상태에서, 상기 제 1매트(MATi)의 데이터를 선택하기 위해 매트선택신호(MSi)가 고전위로 천이하여 인가되는 경우, 상기 고전위로 천이된 매트선택신호(MSi)를 직접 및 반전지연하여 인가받은 낸드게이트(NAND1)의 출력신호는 상기 매트선택신호(MSi)가 소정시간 지연되어 일측입력단에 입력되기 때문에 소정시간동안 고전위의 출력신호를 출력하다가 그 지연시간이 종료되어 지연부(DELAY1)와 인버터(INV1)를 통해 인가되는 신호가 고전위가 되는 시점에서 다시 저전위의 출력신호를 출력하게 된다.
그 다음, 상기 지연부(DELAY1)의 지연시간동안 고전위이며, 그 이후의 매트선택신호(MSi)의 입력구간에서 저전위의 출력을 갖는 낸드게이트(NAND1)의 출력신호를 인버터(INV2)를 통해 반전하여 입력받으며, 저전위로 고정된 매트선택신호(MSj)를타측입력단에 입력받아 이를 조합하여 출력하는 노아게이트(NOR1)의 출력신호인 제 1스위칭제어신호(SHL)는 상기 지연부(DELAY1)의 지연시간 만큼의 저전위구간을 갖으며, 그 지연시간 이후에는 다시 고전위로 회복된다. 이때, 상기 제 2선택부(2)는 상기 매트선택신호(MSj)가 항상저전위로 입력되기 때문에 지연부(DELAY2)에 의해 출력신호인 제 2스위칭제어신호(SHR)의 값이 변경되어 입력되는 경우는 없으며, 그 제 2스위칭제어신호(SHR)는 상기 매트선택신호(MSi)의 고전위 구간에서 저전위의 구간을 갖는 형태로 출력된다.
또한, 상기 제 1스위칭제어신호(SHL)가 저전위 값을 갖기 이전에 워드라인신호(WLi)가 고전위로 인가되어, 상기 매트(MATi)의 특정 데이터를 출력하게 되지만, 상기 제 1스위칭제어신호(SHL)의 저전위 구간에서는 제 1스위치부(5)는 오프되어 상기 매트(MATi)와 비트라인(BL) 및 반전비트라인(BLB)을 차단하며, 센스앰프 제어부(3)의 출력신호를 인가받아 동작하는 센스앰프 구동부(4)에 의해 센스앰프(7)에 전원전압과 접지전압이 인가되며, 그 센스앰프(7)는 상기 저전위의 제 1스위칭제어신호(SHL)가 인가되기 이전에 비트라인(BL)과 반전비트라인(BLB)에 인가된 데이터를 센싱한다.
이때, 상기 매트(MATi) 전체에 대한 저항(Rb)과 커패시턴스(Cb)의 영향은 상기 제1스위치부(5)가 차단된 상태이므로 센싱동작에 영향을 주지않으며, 이에 따라 센싱동작은 그 속도가 향상된다.
그 다음, 상기 제 1스위칭제어신호(SHL)가 고전위로 회복되는 시점에서, 상기 매트(MATi)의 데이터는 다시 비트라인(BL)과 반전비트라인(BLB)를 통해 출력되며,이때는 그 매트(MATi)의 저항(Rb)과 커패시턴스(Cb)의 영향이 센스앰프(7)의 동작에 영향을 주며, 종래와 동일한 속도로 센싱동작이 이루어져, 상기 비트라인(BL)과 반전비트라인(BLB) 각각에 접지전압 또는 전원전압의 전위를 갖는 데이터가 인가된다.
상기한 바와 같이 본 발명은 복수의 매트의 데이터를 선택적으로 출력하는 스위치를 제어하는 신호의 일부에 저전위 구간이 발생하도록 함으로써, 그 저전위 구간에서 매트 전체의 저항과 커패시턴스의 영향을 배제하여 센스앰프의 동작속도를 향상시키는 효과가 있다.
Claims (3)
- 제 1 및 제 2매트선택신호를 인가받아 이를 조합하여 제 1매트를 선택제어하며 그 선택전에 저전위의 구간을 갖는 제 1스위칭제어신호를 출력하는 제 1선택부와; 상기 제 1 및 제 2매트선택신호를 인가받아 이를 조합하여 제 2매트를 선택하며 그 선택전에 소정시간의 저전위 구간을 갖는 제 2스위칭제어신호를 출력하는 제 2선택부와; 상기 제 1매트선택신호에 따라 센스앰프인에이블신호를 출력하는 센스앰프 제어부와; 상기 센스앰프인에이블신호에 따라 전원전압과 접지전압을 출력제어하는 센스앰프 구동부와; 상기 제 1스위칭제어신호에 따라 제 1매트의 데이터를 비트라인과 반전비트라인에 인가제어하는 제 1스위치부와; 상기 제 2스위칭 제어신호에 따라 제 2매트의 데이터를 상기 비트라인과 반전비트라인에 인가제어하는 제 2스위치부와; 상기 비트라인과 반전비트라인에 인가된 제 1매트 또는 제 2매트의 데이터를 상기 센스앰프 구동부에서 인가되는 전원전압과 접지전압의 값으로 센싱하는 센스앰프로 구성하여 된 것을 특징으로 하는 반도체 메모리의 센스앰프회로.
- 제 1항에 있어서, 상기 제 1선택부는 일측 입력단에 제 1매트선택신호를 직접인가받으며, 타측단에 상기 제 1매트선택신호를 제 1인버터와 지연부를 통해 지연 및 반전입력받아 낸드조합하여 출력하는 낸드게이트와; 일측단에 상기 낸드게이트의 출력신호를 제 2인버터를 통해 반전입력받으며, 상기 제 2매트선택신호를 타측입력단에 입력받아 노아조합하여 출력하는 노아게이트로 구성하여 된 것을 특징으로 하는 반도체 메모리의 센스앰프회로.
- 제 1항에 있어서, 상기 제 2선택부는 일측 입력단에 제 2매트선택신호를 직접인가받으며, 타측단에 상기 제 2매트선택신호를 제 1인버터와 지연부를 통해 반전지연입력받아 낸드조합하여 출력하는 낸드게이트와; 일측단에 상기 낸드게이트의 출력신호를 제 2인버터를 통해 반전입력받으며, 상기 제 1매트선택신호를 타측입력단에 입력받아 노아조합하여 출력하는 노아게이트로 구성하여 된 것을 특징으로 하는 반도체 메모리의 센스앰프회로.
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