KR100298552B1

KR100298552B1 - 명령디코딩장치

Info

Publication number: KR100298552B1
Application number: KR1019970040738A
Authority: KR
Inventors: 김두현
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1997-08-25
Filing date: 1997-08-25
Publication date: 2001-10-26
Anticipated expiration: 2017-08-25
Also published as: KR19990017723A

Abstract

본 발명은 간단한 하드웨어로 반복 명령을 원활이 수행하도록 한 명령 디코딩 장치에 관한 것이다.

본 발명의 명령 디코딩 장치는 명령을 공급하는 버스와; 시스템을 초기화시키는 리셋 신호에 응답하여 클리어되며 반복 제어신호에 응답하여 상기 버스로부터 공급되는 명령을 지연하는 제1 지연기와; 상기 명령을 디코딩하여 제어신호를 발생하는 프로그램 로직 어레이(PLA)와; 상기 프로그램 로직 어레이(PLA)의 제어에 의해 분기를 결정하는 유한 스테이트 머신(FSM)과; 상기 프로그램 로직 어레이(PLA)로부터 출력되는 제어신호와 상기 리셋신호 중 하나를 출력하는 제1 절환기와; 상기 제1 절환기의 출력신호에 응답하여 상기 버스로부터의 명령과 상기 제1 지연기로부터 지연된 명령을 출력하는 제2 절환기와; 상기 제2 절환기로부터 출력되는 명령을 지연하여 상기 프로그램 로직 어레이(PLA)에 공급하는 제2 지연기를 구비한다. 이러한 구성에 의하여, 반복 명령을 원활히 수행하도록 하고 ROM 대신 FSM을 사용함으로써 초기화를 위한 별도의 구성없이 간단히 하드웨어를 구현할 수 있다.

Description

명령 디코딩 장치

본 발명은 마이크로 프로세서에 관한 것으로, 특히 간단한 하드웨어로 반복명령을 원할히 수행하도록 한 명령 디코딩 장치에 관한 것이다.

디지털 신호를 고속으로 처리하기 위해서 마이크로 프로세서에는 디지털 신호 처리기(Digital Signal Processor ; 이하 "DSP"이라 함)가 마련되어 있다. DSP의 명령 중 특히 브랜치 관련 명령어는 고속의 처리속도를 필요로 한다. 종래의 DSP를 첨부한 도 1 내지 도 6을 참조하여 설명하기로 한다.

도 1은 통상의 디지털 신호 처리장치(DSP)를 나타내는 개략적인 블록도를 도시한다.

통상의 디지털 신호 처리장치는 2 개의 분리된 메모리 버스(Memory Bus) 구조를 갖는 하버드 타입(Havard Type) 구조를 갖는다.

종래의 DSP는 프로그램 어드레스 및 프로그램 데이터 버스(101,102)와 데이터 어드레스 및 데이터 버스(601,602)를 경유하여 접속된 프로그램 어드레싱부 (200), 연산 처리부(300) 및 승산부(400)로 이루어진 중앙 연산 처리부(10), 보조 연산 처리부(500), 디코딩부(700), 프로그램 메모리 및 데이터 메모리(100,600)를 구비한다.

이 외에도 종래의 DSP는 외부 장치와의 통신을 위한 주변 장치(예를 들면, 타이머, 시리얼 입/출력 장치, 메모리 관리 장치 등)이 추가된다.

프로그램 데이터 버스(102)는 프로그램 메모리(100)로부터 명령 코드와 즉치오퍼랜드(Immediate Operand)를 프로그램 어드레싱부(200), 연산 처리부(300), 승산부(400), 메모리 어드레싱부(500), 디코딩부(700)에 공급한다.

데이터 버스(601)는 연산 처리부(300) 및 승산부(400)로 이루어진 중앙 연산 처리부(10), 보조 연산 처리부(500)와 데이터 메모리(600)에 접속된다.

연산 처리부(300)는 32 비트 연산 처리 장치(ALU ; 304)와 누산기 (Accumulator ; 305)를 이용하여 2의 보수 산술 연산과 불 연산(Boolean Operation)을 실행한다.

이를 위하여, 연산 처리부(300)는 입력되는 오퍼랜드(피연산자)를 2의 보수 연산하는 연산 처리 장치(304)와, 연산 처리 장치(304)의 입력단에 접속되어 연산 처리 장치(304)에 입력되는 데이터를 레프트 시프트함으로서 프리스케일링 (Prescaling)하는 프리 스케일러(301)와, 연산 처리 장치(304)의 출력단에 접속되어 연산 처리 장치(304)의 처리 결과를 저장하고 연산 처리 장치(304)에 저장된 내용을 공급하는 누산기(305)와, 누산기(305)의 출력단에 접속되어 입력되는 데이터를 레프트 시프트함으로서 스케일링하는 포스트 스케일러(306)를 구비한다.

연산 처리부(300)의 제1 입력 데이터는 데이터 메모리(600)에서 데이터 버스 (601)를 경유하여 공급되거나, 즉치 오퍼랜드(Immediate Operand)를 위하여 프로그램 메모리(100)에서 프로그램 데이터 버스(102)를 경유하여 공급되거나, 승산부 (400)의 출력단에서 공급된다.

그리고 연산 처리부(300)의 제2 입력 데이터는 누산기(30)의 출력 또는 ZAIR 명령을 위한 테스트/제어 비트(308)로서 공급된다.

프리 스케일러(301)는 스케일링 시프터(Scaling Shifter)로서 프로그램 데이터 버스(102)로부터 공급되는 명령에 의해 프로그램된 0~16 범위로 레프트-시프팅을 수행하는 것에 의해, 데이터 버스(601)로부터 16 bit 데이터를 공급받아 32 bit의 데이터로 스케일링하여 연산 처리 장치(304)에 공급한다. 이 때, 연산 처리 장치(304)에 공급되는 프리 스케일러(301)의 출력신호 중 최하위 비트들(Least Significant Bits ; LSBs)은 "0"으로 채워지고, 최상위 비트들(Most Significant Bits ; MSBs)는 상태 레지스터 ST1의 부호 확장 모드 비트(SXM)에 의해 "0"으로 채워지거나 선택적으로 부호 확장된다.

누산기(305)는 연산처리 장치(304)의 출력 신호를 저장하고, 연산 처리 장치 (304)에 제1 노드(N1)를 경유하여 저장된 데이터를 제2 입력 데이터로서 공급한다. 이 데이터는 32 bit 길이로 고차 워드(31~16 bits)와 저차 워드(15~0 bits)로 나뉘어져 있다. 누산기(305)의 고차 및 저차 워드(0~31 bits)는 포스트 스케일러(306)에서 스케일링되어져 데이터 버스(306)를 경유하여 데이터 메모리(600)에 공급된다.

승산부(400)는 프리 스케일러(301)와 직렬 접속된 일시 레지스터(Temporary Register ; 401)와, 일시 레지스터(401)에 접속된 승산기(402)와, 승산기(402)에 접속된 처리 결과 레지스터(403)를 구비한다.

일시 레지스터(401)는 승산기(402)의 한 오퍼랜드를 저장하기 위한 16 bit 레지스터다. 승산부(400)의 입력 데이터는 데이터 버스(601)를 경유하여 데이터 메모리(600)로부터 공급되거나, MAC/MACD 명령 수행을 위하여 프로그램 데이터 버스(102)를 경유하여 프로그램 메모리(100)로부터 공급되거나, MPYK 명령 워드로부터 즉치 데이터가 공급된다.

승산기(402)는 16×16 bit의 병렬 승산기로, 16×16 bits로 2의 보수 승산을 수행하며, 그 처리 결과를 처리 결과 레지스터(403)에 저장한다. 처리 결과 레지스터(403)는 32 bit 레지스터로서 SPH/SPL 명령에 의해 각각 고차 및 저차 워드를 억세스할 수 있다.

포스트 스케일러(404)는 처리 결과 레지스터(403)로부터 승산기(402)의 출력 결과 데이터를 레프트 시프트함으로서 스케일링하여 연산 처리 장치(304)에 공급한다.

프로그램 어드레싱부(200)는 인터럽트 발생시 점프(jump)할 인터럽트 벡터 (Interrupt Vector ; 202)를 선택적으로 로드(Load)할 수 있도록 하는 프로그램 카운터(205)와, 프로그램 카운터(205)에 접속되어 인터럽트나 서브루틴의 호출 기간 동안 프로그램 카운터(205)의 내용을 저장하기 위한 8레벨 하드웨어 스택(206)을 구비한다.

프로그램 카운터(205)는 프로그램 메모리(100)를 프로그램 어드레스 버스(101)를 경유하여 어드레스하거나 스택(206)에 푸쉬된다. 이 때, 스택 포인터 (Stack Pointer)는 스택의 최상위가 되는 다음 장소를 가리키도록 자동적으로 증가한다.

보조 연산 처리부(500)는 보조 레지스터 포인터(501)와, 보조 레지스터 포인터(501)에 접속된 보조 레지스터(AR ; 502)와, 보조 레지스터(AR ; 502)에 접속되어 간접 어드레스를 계산하기 위해 입력되는 신호를 연산처리하는 보조 연산 처리장치(ARAU ; 503)와, 데이터 메모리 페이지 포인터(504) 및 데이터 메모리 어드레스 버스 (DMA : 505)를 구비한다.

데이터 메모리(600)는 데이터 어드레스 버스(602)에 의해 어드레스되어지고, 프로그램 버스(101,102)와 데이터 버스(601,602)는 연산 처리 수행을 위하여 싱글사이클로 온-칩 데이터 메모리(On-Chip Data Memory ; 600)와 내부 프로그램 메모리(100)로부터의 데이터를 중앙 연산 처리부(10), 보조 연산 처리부(500)에 공급한다. 데이터 어드레스 맵은 16 bit 어드레스 버스에 기인한 64K 워드(Word) 어드레스와 글로발 메모리 인터페이스에 의한 32K 워드 어드레스를 추가함으로서 총 96K 메모리 스페이스까지 확장 될 수 있다.

프로그램 메모리(100)는 64K 메모리 스페이스를 갖는다. 데이터 메모리 어드레싱 방법은 직접 어드레싱(예를 들면, ADD 010h), 보조 레지스터 파일에 의한 간접 어드레싱(예를 들면 Add *+), 오퍼랜드에 의한 즉치 어드레싱(Immediate Addressing)모드를 이용한 방법이 있다.

직접 메모리 어드레싱 모드에서, 9 bit 데이터 메모리 페이지 포인터(504)는 는 데이터 메모리(600)를 512개의 페이지(1 page=128 Word)로 나누어 그 중 하나를 가리키며 데이터 버스(601) 또는 프로그램 데이터 버스(102)로부터 데이터를 공급받는다. 데이터 메모리 어드레스 버스(이하 "DMA"라 함 ; 505)는 프로그램 데이터버스로부터 받은 명령의 하위 7 bit를 취하며 페이지 내의 원하는 워드를 가리킨다. 따라서, 데이터 어드레스 버스 (602)는 9 bit 데이터 메모리 페이지 포인터 (504)와 7 bit DMA(505)의 16 bit 어드레스로 형성된다.

간접 어드레싱 모드에서, 보조 레지스터 포인터(501)에 의해 선택된 16 bit 보조 레지스터(AR ; 502)가 데이터 메모리(600)를 어드레스하며 16 bit 보조 레지스터(502)의 저장된 오퍼랜드는 보조 연산 처리 장치(ARAU ; 503)에 공급되어 연산 되어 진다. 8개의 보조 레지스터(ARO~AR7 ; 502)가 데이터 메모리(600)의 간접 어드레싱이나 일시 데이터 저장을 위해 사용된다.

보조 레지스터(502)와 보조 레지스터 포인터(ARP ; 501)는 데이터 버스(601)를 경유하여 데이터 메모리(600), 누산기(305), 처리 결과 레지스터(403), 또는 명령 코드 내의 즉치 오퍼랜드로부터 데이터를 공급받으며, 보조 레지스터(502)의 내용은 보조 연산 처리 장치(503)에 의해 연사처리되어 데이터 어드레스 버스(602)를 경유하여 데이터 메모리(600)에 저장되고, 데이터 메모리(600)에 저장된 데이터는 선택적으로 중앙 연상 처리부(10)에 데이터 버스(601)를 경유하여 로드된다.

보조 레지스터(502)의 파일은 보조 연산 처리 장치(503)에 연결되어 있어 데이터 메모리(600)가 어드레싱 되는 동안 자동적으로 인덱스 되어 지며, 그 기능은 아래와 같다.

간접 어드레싱 산술 연산은 연산처리는 미수행(예를 들면, ADD *), AR(ARP)+1→AR(ARP)(예를 들면, ADD *+), AR(ARP)-1→AR(ARP)(예를 들면, ADD *-), AR(ARP)→ARO(예를 들면, ADD *O+), AR(ARP)→ARO(ARP)(예를 들면, ADD *O-), AR(ARP)+rc(ARO)→AR(ARP)(예를 들면, ADD *BRO+), AR(ARP)-rc(ARP)→AR(ARP)(예를 들면, ADD *BRO-) 등으로 수행한다. 여기서 rc(ARO)는 리버스 캐리(rc) 전파(Propagation)를 가지고 ARO를 연산(+,-)하는 비트-리버스드 어드레싱 모드(bit reversed addressing mode)를 말한다.

보조 연산 처리 장치(503)는 다른 연산 처리 장치와 병렬로 어드레스 처리에 사용될 뿐만 아니라, 데이터 메모리(600)에 보조 레지스터 파일이 직접 연결되어 통신할 수 있기 때문에 일반적인 목적의 연산 처리를 수행할 수도 있다. 그리고 BANZ 명령은 보조 레지스터(502)를 루프 카운터로 사용할 수 있게 한다.

보조 연산 처리 장치(503)는 메모리를 효율적으로 이용하기 위하여 데이터와 프로그램 플럭 이동(Move) 및 데이터 이동 등의 기능을 제공한다. BLKD 명령은 데이터 메모리(600) 내의 블록들을 이동시키고, BLKP 명령은 프로그램 메모리(100)내의 블록들을 데이터 메모리(600)로 이동시킨다. 이러한 명령들을 반복 명령(RPT,RPTK)과 함께 실행한다면 효율적으로 온-칩 또는 오프-칩 메모리로부터 반복 카운터(800)를 셋팅시키며, 반복 명령들을 반복적으로 실행시키는데 사용된다. 데이터 이동(Move) 명령 DMOV는 온-칩 메모리(On-Chip RAM)내의 현재 어드레스된 데이터 메모리(600)로부터 한 워드를 다음의 고차 위치(Next higher location)에 복사시킬 수 있는 명령으로서, 콘볼루션(Convolution)이나 데이터 필터링 같은 Z^-1지연 연산 알고리즘을 효율적으로 수행시킨다.

테이블 재생/기록 명령(Table Read/Write ; TBLR/TBLW)은 프로그램 메모리(100)와 데이터 메모리(600) 사이의 워드 전달을 가능하게 하는 명령으로, TBLR은 프로그램 메모리(100)에서 데이터 메모리(600)로 워드를 재생하고, ATBLW는 데이터 메모리(100)로부터 데이터를 로드하여 프로그램 메모리(100)에 기록한다.

대형 동적 범위(Large Dynamic Range)를 요구하는 많은 응용 프로그램에서는 부동 소숫점 연산을 수행한다. 정규화 명령(Normalization Instruction)은 누산기(305) 내에 포함된 고정 소숫점 수를 레프트 시프트(Left-shift)함으로서 정규화 기능을 실현한다.

연산 처리부(300) 및 승산부(400)로 이루어진 중앙 연산 처리부(10)는 프로그램 데이터 버스(102)와 데이터 버스(601)에 접속된 16 bit 프리 스케일러(301), 32 bit 연산 처리 장치(304), 16×16 bit 병렬 승산기(402), 16×16 bit 병렬 승산기(402)의 출력단에 접속된 처리 결과 레지스터(403), 처리 결과 레지스터(403)의 출력단에 접속된 포스트 스케일러(404)와, 32 bit 연산 처리 장치(304)의 출력단에 접속된 누산기(305)와, 누산기(305)의 출력단에 접속된 포스트 스케일러(306)를 구비한다.

프리 스케일러(301)와 포스트 스케일러(306,404)는 시프터로서 뉴메리컬 스케일링(Numerical Scaling), 비트 추출(bit extraction), 확장 정밀 연산(Extended-Precision Arithmetic), 오버 플로우 방지 기능을 위해 사용된다.

4 경우 시프트 모두 PM(405)는 처리 결과 레지스터(403) 값 을 아래의 표1에 서와 같은 4경우의 모드로 시프트 시키는데 사용된다.

4 경우 시프트 모두 PM(405)에 명시된 레프트 시프트는 소수 부분 연산 (Fractional Arithmetic)을 구현하거나, 소수적(Fractional Product)을 정상화시킬 때 사용되며, 라이트 시프트(Right Shift)는 오버 플로우 없이 128회까지 연속적인 승산/누적 동작의 실행을 가능하게 한다. 4 경우 시프트 모두 PM(405)의 라이트 시프트는 부호 확장 모드(SXM ; 303) 상태에 관계없이 항상 부호 확장된다.

그리고 프로그램 카운터(205), 하드웨어 스택(206), 외부 리셋 신호(RS), 인터럽트 제어 회로(202,203,204), 상태 레지스터, 반복 카운터(800)에 의해서도 시스템 제어가 수행된다.

프로그램 카운터(205)는 온 칩 또는 오프 칩(On-Chip or Off-Chip) 프로그램 메모리(100)를 어드레스하는데, 프로그램 어드레스 버스(101)에 의해 프로그램 메모리(100)를 어드레스하면 프로그램 데이터 버스(102)를 통해 명령어 디코더(700)내의 명령 레지스터(IR)에 로드(Load)된다. 명령 레지스터(IR)가 로드될 때, 프로그램 카운터(205)는 다음 명령 펫치(Fetch)를 시작할 준비를 하고 있다. 디코더(700)는 명령을 실행하기 위해서 필요한 다양한 제어 출력 신호를 발생한다.

이를 위하여, 디코더(700)는 4단계 파이프라인 동작을 하는데, 명령 파이프라인은 명령 실행 기간에 일어나는 버스(Bus) 동작과 관계가 있다.

명령어 페치, 디코드, 오퍼랜드 페치, 실행의 4단계 파이프라인은 브랜치 (Branch)등과 같은 파이프라인을 브로큰(Broken)하는 경우를 제외하고는 인비져블하며, 각 단계의 동작은 독립적이다. 그리하여 어떤 주어진 사이클(Cycle)에서 1~4개의 다른 명령들이 활성화(Active)될 수 있다.

아래의 첨부한 표2 는 4단계 파이프 라인의 동작을 나타낸 것이다.

리셋신호(RS)는 최상위 우선 순위를 갖는 인터럽트인 넌 마스커블 외부 인터럽트(Non-maskable External Interrupt)로서 프로세서 실행을 강제고 중단시켜 프로그램 카운터(205)를 "0(zero)"로 셋팅시키며 여러 레지스터들 및 상태 비트에 영향을 준다. 그러므로 파워-온시에 시스템의 정상 동작을 위해서는 최소 10 클럭사이클 동안 리셋 신호의 논리 값을 로우(low)로 유지시켜야 한다.

프로세서 실행은 로케이션0(Location0)에서 시작하며 통상 그 위치에는 시스템 초기화 루틴으로 연결되도록 브랜치 명령이 들어 있다.

프로세서에 리셋 신호가 공급되었을 때, 프로세서는 아래와 같은 동작이 순차적으로 수행된다. 프로그램 카운터 PC=000h, 상태 레지스터 STO=OEOOh, 상태 레이스터 ST1=0770h, 글로벌 메모리 레지스터 GREG=00h, 반복 카운터 RPTC=00h, 인터럽트 플렉 레지스터 IFR=00h, 인터럽트 마스크 레지스터 IMR=00h, 데이터 버스는 고임피던스 상태, 타임 레지스터에 로드될 피리어드 레지스터 PRD=0FFFFh, 타임 레지스터 TIM=OFFFFh, 기타 주변 장치를 초기화시킨다.

그러나, 종래의 DSP는 디코더(700)에 읽기 전용 메모리(Read Only Memory ; 이하 "ROM" 이라 함)를 사용함으로서 초기화를 위한 별도의 구성이 필요하게 된다.

따라서, 본 발명의 목적은 반복 명령을 원할히 수행하도록 하고 간단한 하드웨어를 구현하도록 하는 명령 디코딩 장치를 제공하는데 있다.

제1도는 종래의 디지털 신호 처리장치(DSP)를 나타내는 개략적인 블록도.

제2도는 종래의 디지털 신호 처리장치(DSP)에서 프로세서에 실장된 제1 상태 레지스터 STO와 제2 상태 레지스터 ST1의 내용을 나타내는 도면.

제3도는 종래의 디지털 신호 처리장치(DSP)에서 인터럽트 마스크 레지스터의 내용을 나타내는 도면.

제4도는 종래의 디지털 신호 처리장치(DSP)에서 4단계 파이프라인에서 조건을 만족하는 경우 조건부 분기 타이밍도.

제5도는 종래의 디지털 신호 처리장치(DSP)에서 4단계 파이프라인에서 조건을 만족하지 않는 경우 조건부 분기 타이밍도.

제6도는 종래의 디지털 신호 처리장치(DSP)에서 4단계 파이프라인 구조의 분기 상태도.

제7도는 본 발명의 실시예에 따른 명령 디코딩 장치를 나타내는 전체 블럭도.

제8도는 본 발명의 실시예에 따른 명령 디코딩 장치에서 유한 스테이트 머신(FSM)의 분기 상태를 나타내는 상태도.

< 도면의 주요부분에 대한 부호의 설명 >

2,6,18 : D 플립/플롭 4,14 : 멀티 플렉서

8 : 리셋 초기값 발생기 10 : 프로그램 로직 어레이(PLA)

12 : 제어 검출기 16 : 유한 스테이트 머신(FSM)

10 : 중앙 연산 처리부 100 : 프로그램 메모리

101 : 프로그램 어드레스 메모리 102 : 프로그램 데이터 메모리

200 : 프로그램 어드레싱부 201,603 : CNF

202 : 인터럽트 벡터 203 : 인터럽트 마스크 플랙

204 : 인터럽트 마스크 레지스터 205 : 크로그램 카운터

206 : 하드웨어 스택 300 : 연산 처리부

301,306,404 : 스케일러 302 : 오버 플로우 모드

303 : 부호 확장 모드 304,503 : 연산 처리 장치

305 : 누산기 308 : 테스트/제어 비트

400 : 승산부 401 : 일시 레지스터

402 : 승산기 403 : 처리 결과 레지스터

405 : 4 경우 시프트 모드 500 : 보조 연산 처리부

501 : 보조 레지스터 포인터 502 : 보조 레지스터

504 : 데이터 메모리 페이지 포인터 505 : 데이터 메모리 어드레스 버스

600 : 데이터 메모리 601 : 데이터 버스

602 : 데이터 어드레스 버스

상기 목적을 달성하기 위하여, 본 발명의 명령 디코딩 장치는 명령을 공급하는 버스와; 시스템을 초기화시키는 리셋 신호에 응답하여 클리어되며 반복 제어신호에 응답하여 상기 버스로부터 공급되는 명령을 지연하는 제1 지연기와; 상기 명령을 디코딩하여 제어신호를 발생하는 프로그램 로직 어레이(PLA)와; 상기 프로그램 로직 어레이(PLA)의 제어에 의해 분기를 결정하는 유한 스테이트 머신(FSM)과; 상기 프로그램 로직 어레이(PLA)로부터 출력되는 제어신호와 상기 리셋신호 중 하나를 출력하는 제1 절환기와; 상기 제1 절환기의 출력신호에 응답하여 상기 버스로 부터의 명령과 상기 제1 지연기로부터 지연된 명령을 출력하는 제2 절환기와; 상기 제2 절환기로부터 출력되는 명령을 지연하여 상기 프로그램 로직 어레이(PLA)에 공급하는 제2 지연기를 구비한다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 7 및 도 8을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 7은 본 발명의 실시예에 따른 명령 디코딩 장치의 개략적인 블록도를 도신한다.

도 7을 참조하면, 본 발명의 명령 디코딩 장치는 프로그램 데이터 버스(PDB) 로부터 명령이 공급되고 논리곱 게이트(이하"AND 게이트"라 함)의 출력신호가 자신의 클럭신호로 공급되는 제1 플립/플롭(2)과, 제1 플립/플롭(2)에 접속되어 자신에게 공급되는 제어신호에 따라 선택적으로 명령이 포함된 프로그램 데이터 버스(PDB)신호와 제1 플립/플롭(2)으로부터 한 사이클 지연된 명령 및 반복 명령의 귀환되는 신호를 선택적으로 출력하는 제1 멀티 플렉서(4)와, 제1 멀티 플렉서(6)에 접속되어 자신에게 공급되는 명령에 따라 이를 디코딩하여 제어신호를 발생하는 프로그램 로직 어레이(Program Logic Array ; 이하 "PLA"라 함)과, PLA(10)에 접속되어 현재 명령의 타입과 이전 스테이트(Previous state) 및 반복 카운터 플랙 (rptezero)을 공급받아 스테이트를 결정하는 유한 스테이트 머신(Finite State Machine ; 이하 "FSM"이라 함)을 구비한다.

그리고 본 발명의 명령 디코딩 장치는 제1 멀티 플렉서(4)에 접속된 제2 플립/플롭(6)과, 리셋(reset)신호의 논리 값에 따라 시스템을 초기화시키는 리셋 초기 값(Reset initial value)과 PLA(10)로부터의 제어신호를 선택적으로 출력하는 제2 멀티 플렉서(14)와, 반복 카운터(rptc)를 공급받아 반복 카운터(rptc)의 값이 "0"일 때 특정 논리 값을 갖는 반복 카운터 플랙(rptc)을 PLA(10)와 FSM(16)에 공급하는 제로 검출기(12)와, PLA(10)의 입력을 동기시키기 위한 제3 플립/플롭(18)을 구비한다.

제1 내지 제3 플립/플롭(2,6,18)은 D 플립/플롭을 사용한다.

PLA(10)는 132 개의 명령이 들어 있으며, 그 명령들을 반복실행의 여부, 사이클 수, 즉치 오퍼랜드(Immediate Operand)의 존재유무 등에 따라 11 종류로 분류된다.

FSM(16)은 PLA(10)에서 디코딩된 현재 명령의 타입과 제5 노드(N5)를 통하여 공급되는 이전 스테이트(Previous state), 반복 카운터 플랙(rptezero)을 입력으로 공급받아 앞으로 진행할 스테이트를 결정한다.

제로 검출기(12)는 반복 카운터 값(rptc)을 공급받아 입력된 반복 명령 (Repeatable Instruction)의 실행을 반복적으로 실행할 수 있도록 입력되는 반복 카운터 값(rptc)이 "0"일 때 하이(high)의 논리 값을 갖는 플랙신호인 rptzero를 PLA(10)에 공급한다.

제3 플립/플롭(18)은 파이프라인(Pipeline)의 원활한 동작을 위해 PLA(10)의 입력을 동기시키기 위한 것이다.

이러한 디코더 블록의 입력 신호는 도 1의 프로그램 메모리(100)로부터 프로그램 데이터 버스(102)를 경유하여 공급되는 "PDB"신호(특정 명령이 포함된)와, 반복 카운터(800)로부터 공급되어 반복 명령의 반복되는 실행(N+1번)을 나타내는 만복 카운터인 rptc 신호와, 리셋(Reset) 신호 및 클럭 신호이다.

프로세서에 파워가 공급되면, 리셋 신호가 활성화(Active)된다. 리셋(Reset) 신호가 활성화(Active)되면 제2 멀티 플렉서(14)에 의해 프로세서를 초기화시키는 리셋 초기 값(Reset initial value ; 8)이 선택되어 제1 노드(N1)를 경유하여 AND게이트(20)와 제1 멀티 플렉스(4)에 공급됨과 아울러 프로세싱 유닛(Processing Unit)과 FSM(16)에 공급된다. 그러면 리셋 초기 값에 의해 프로세싱 유닛이 초기화 된다. 이 때, AND 게이트(20)의 일측 입력으로 리셋 초기 값이 공급되어 그 출력은 "0"을 유지하고, 이 신호는 제1 플립/플롭(2)의 클럭 신호로 공급된다. 리셋시에, 제1 플립/플롭(2)은 클리어 상태로 되고, PDB 신호는 제2 노드(N2)를 경유하여 제1 멀티 플렉서(4)의 제1 입력으로 공급된다. 이 신호는 제1 멀티 플렉서(4)의 출력신호로 제2 플립/플롭(6)을 경유하면서, 제3 노드(N3)를 경유하여 PLA(10)의 제1 입력신호로 공급된다. 반복 카운터 rptc 신호는 "0"으로 클리어 되므로 제로 검출기(12)에 의해 제4 노드(N4)를 경유하여 rptczero="1" 의 신호로 PLA(10)의 제2 입력신호로 공급된다. 그리고 리셋시에, FSM(16)은 항상 제1 스테이트(S1 ; FSM 소스는 후술하기로 한다.)를 나타내고 제5 노드(N5)를 경유하여 PLA(10)의 제3 입력신호로 공급된다.

PLA(10)는 제1 내지 제3 입력신호를 공급받아 제어신호를 발생하고 이 제어 신호를 제6 노드(N6)를 경유하여 제2 멀티 플렉서(14)의 제2 입력으로 공급된다.

리셋(Reset)이 해제되면, 제2 멀티 플렉서(14)는 자신의 제2 입력으로 공급된 PLA(10)로부터의 제어신호를 출력하여 프로세싱 유닛에 공급됨으로서 프로세싱유닛은 정상적인 동작을 하게된다.

이 때, 반복 카운터(rptc)가 제로("0")가 아니고 반복 명령이 입력되어 실행된다면, 이 반복 명령은 반복 카운터(rptc)+1 번의 반복 실행 수로 실행된다. 프로그램 카운터는 이미 증가되어 다음 어드레스를 어드레싱하므로서 프로그램 데이터 버스(PDB)에는 다음 명령이 실리게 된다. 이 명령은 반복 카운터(rptc)가 제로("0")가 되어 현재 명령이 실행을 마칠 때까지 대기해야 한다.

이를 위하여, 제1 플립/플롭(2)은 현재 프로그램 데이터 버스(PDB)에 실린 명령을 현재 실행중인 명령이 실행을 마칠 때까지 자신에게 공급되는 클럭신호에 의해 선택적으로 대기하도록 한다. 제1 플립/플롭(2)의 클럭신호는 AND 게이트(20)의 출력신호로서 공급되는데, AND 게이트(20)는 자신에게 공급되는 두 입력 신호중 어느 한측의 입력신호의 논리 값이 제로("0")인 경우 출력이 제로("0")로 되어 제1 플립/플롭(2)에 제로("0")의 논리 값을 갖는 클럭신호를 공급한다. 따라서, AND 게이트(20)는 제1 플립/플롭(2)을 제어하여 선택적으로 제2 노드(N2)를 경유하여 입력되는 프로그램 데이터 버스(PDB)에 실린 명령을 지연시키게 된다.

이를 상세히 하면, 현재 실행중인 명령이 PLA(10)에 의해 디코딩되어 제2 멀티 플렉서(14)에서 출력되는 제어신호가 제1 노드(N1)를 경유하여 AND 게이트(20)에 공급되어 AND 게이트(20)의 출력신호의 논리 값이 선택적으로 변환되어 제1 플립/플롭(2)에 클럭신호로서 공급되어 제1 플립/플롭(2)을 제어한다.

그리고 반복 카운터(rptc)가 제로("0")가 되기 전까지는 제3 노드(N3)를 경유하여 PLA(10)에 입력되는 명령은 현재 명령을 유지해야 하는데, 이는 현재의 명령이 제2 플립/플롭(6)의 출력으로 제3 노드(N3)를 경유하여 제1 멀티 플렉서(4)에 입력신호로 공급되어 반복 카운터(rptc)가 제로("0")가 될 때까지 현재 명령을 유지한다.

현재 수행중인 반복 명령이 반복적인 수행이 완료되어 반복 카운터(rptc)가 제로("0")에 이르러 현재의 PLA(10)에 의해 명령이 디코딩되어 그에 따른 제어신호가 제2 멀티 플렉서(14)의 출력신호로 제1 노드(N1)를 경유하여 제1 멀티 플렉서(4)에 공급된다. 이에 따라, 제1 멀티 플렉서(4)는 제1 플립/플롭(2)에 대기하고 있는 다음 명령을 제3 노드(N3)를 경유하여 PLA(10)에 공급함으로서 원활한 파이프라인(Pipeline) 동작이 수행된다.

비반복 명령(Non-repeatable Instruction)일 때, 또는 반복 카운터(rptc)가 제로"0"인 경우, 프로그램 데이터 버스(PDB)에 실린 명령이 제2 노드(N2)를 경유하여 지연 없이 PLA(10)에 입력되어 실행된다.

도 8은 FSM의 상태도를 나타낸다.

도 8을 참조하면, "T"는 PLA(10)에서 발생되어 제2 멀티 플렉서(14)에서 선택되어 공급되어지는 타입(Type)을 나타내고, "S"는 제5 노드(N5)를 경유하여 PLA(10)로부터 공급되는 스테이트(State)를 나타낸다. 그리고 "R"은 제4 노드(N4)를 경유하여 공급되는 반복 카운터 플랙(rptczero)을 나타낸다.

프로세서가 리셋시에 제1 스테이트(S1)상태가 되므로 항상 제1 스테이트(S1)에서 시작되며, 타입(Type)과 반복 카운터 플랙(rptczero)의 조건에 따라 현재 스테이트에서 다음 스테이트로 전환된다.

상술한 바와 같이, 본 발명의 명령 디코딩 장치는 반복 명령을 원할히 수행하도록 하고 ROM 대신 FSM을 사용함으로서 초기화를 위한 별도의 구성없이 간단히 하드웨어를 구현할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니 하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims

명령을 공급하는 버스와; 시스템을 초기화시키는 리셋 신호에 응답하여 클리어되며 반복 제어신호에 응답하여 상기 버스로부터 공급되는 명령을 지연하는 제1 지연기와; 상기 명령을 디코딩하여 제어신호를 발생하는 프로그램 로직 어레이(PLA)와; 상기 프로그램 로직 어레이(PLA)의 제어에 의해 분기를 결정하는 유한 스테이트 머신(FSM)과; 상기 프로그램 로직 어레이(PLA)로부터 출력되는 제어신호와 상기 리셋신호 중 하나를 출력하는 제1 절환기와; 상기 제1 절환기의 출력신호에 응답하여 상기 버스로부터의 명령과 상기 제1 지연기로부터 지연된 명령을 출력하는 제2 절환기와; 상기 제2 절환기로부터 출력되는 명령을 지연하여 상기 프로그램 로직 어레이(PLA)에 공급하는 제2 지연기를 구비한 것을 특징으로 하는 명령 디코딩 장치.
제1항에 있이서, 상기 프로그램 로직 어레이(PLA)와 유한 스테이트 머신(FSM)를 등기시키기 위한 플립플롭을 추가로 구비한 것을 특징으로 하는 명령 디코딩 장치.
제1항에 있어서, 상기 제2 지연기의 출력신호는 상기 제1 절환기에 피드백되는 것을 특징으로 하는 명령 디코딩 장치.