KR100295086B1 - 싱글 버퍼 메모리를 사용한 디-인터리버 장치 - Google Patents

Abstract

본 발명은 데이터 통신상에서 인터리브되어 송신되는 데이터를 수신하여 디-인터리브하는 장치에 관한 것으로, 특히 싱글 버퍼 메모리를 이용한 디-인터리버 장치에 관한 것이다. 일반적으로 종래에는 더블 버퍼 메모리를 사용하여 디-인터리버를 구현함으로써, 회로의 사이즈가 커지는 문제점이 있었다. 이에 본 발명에서는 싱글 버퍼 메모리부, 디-인터리버 컨트롤 로직부 및 리드 모디파이 라이트 로직부로 구성되는 싱글 버퍼 메모리를 이용한 디-인터리버 장치를 사용하고, 상기 디-인터리버 컨트롤 로직부의 제어신호로부터 메모리를 액세스하기 위한 기준클럭인 'High'와 'Low'구간에서 읽기와 쓰기를 동시에 실행함으로써 메모리를 100% 활용하여 디-인터리버를 구현함으로써, 회로의 사이즈를 줄이는 장치를 제시한다.

Description

싱글 버퍼 메모리를 사용한 디-인터리버 장치

본 발명은 인터리브되어 송신되는 데이터를 디-인터리브하는 수신 장치에 관한 것으로 특히, 싱글 버퍼 메모리를 사용하여 디-인터리브를 구현할 수 있도록 함으로써 회로의 면적을 감소시킬 수 있도록 하는 싱글 버퍼 메모리를 사용한 디-인터리버 장치(De-interleaver apparatus by the use of a single buffer memory)에 관한 것이다.

일반적으로 데이터 통신상에서 버스트(Burst) 오류를 줄이기 위해 데이터를 인터리브(interleave)하여 송신하는 방법을 많이 사용하며, 인터리브되어 송신되는 데이터는 수신측에서 디-인터리브(De-interleave)하여야 한다.

상기 데이터의 인터리브 전송은 N×N 비트 데이터 단위로 수행되며, X방향으로 정렬한 N비트 데이터를 Y방향으로 N개 나열하여 하나의 기본 단위로 하고, 각각 N개 데이터에 대한 첫 번째 비트만을 모아서 N번에 걸쳐 차례로 전송하고 다음에는 각 N개 데이터에 대한 두 번째 비트만을 모아서 N번에 걸쳐 차례로 전송하는 과정을 반복 수행하여 마지막으로 N개 데이터에 대한 N번째 비트를 모아서 N번에 걸쳐 차례로 전송함으로써 N×N 비트 데이터의 전송이 완료된다.

또한, 디-인터리빙(De-interleaving) 과정은 상기 인터리빙(interleaving)된 N×N 비트 데이터를 N×N 데이터 저장수단에 입력 순서대로 X방향의 0번째 비트 위치에 인터리브된 데이터의 N개 비트씩 Y방향으로 0에서 N-1까지 어드레스를 증가시키면서 저장하고, N개의 비트가 모두 저장되면 다음 N개의 비트에 대해 X방향 0번째 비트 위치에서 다음 1번째 비트 위치로 이동한 후 Y방향으로 0에서 N-1까지 어드레스를 증가시키면서 동일 방법으로 저장해 준다. 상기의 비트 위치는 0에서부터 N-1까지 반복되고 각각의 비트 위치에 대해서 차례로 입력되는 N개의 인터리브된 데이터를 어드레스를 0에서 N-1까지 증가시키면서 저장하는 과정을 반복한다. 그리고, 상기 저장된 데이터를 동일 어드레스에 대해 X방향으로 0번째 비트부터 N-1번째 비트까지를 차례로 읽고 다시 어드레스를 하나 증가시켜 X 방향으로 0번째 비트부터 N-1번째 비트까지를 차례로 읽는 과정을 어드레스 0번지에서 N-1까지 반복하면 디-인터리브가 수행되게 된다. 상기에서 X방향은 동일 어드레스를 갖는 N비트 데이터에 대해 최하위부터 최상위 비트로의 방향을 의미하고, Y방향은 X방향의 동일 비트위치에 대해 어드레스를 0에서 N-1까지 증가시키는 방향을 의미한다.

도 1은 종래의 더블 버퍼 메모리를 사용한 디-인터리버의 블록도로써, 인터리브된 데이터 비트 스트림 형태의 입력 데이터를 샘플링하는 데이터 샘플링부(10)와, 상기 데이터 샘플링부(10)로 인가되는 입력 데이터를 일정한 회수만큼 샘플링되도록 샘플링 클럭을 데이터 샘플링부(10)로 제공하는 클럭 발생부(12)와, 상기 데이터 샘플링부(10)로부터 인가되는 샘플링된 데이터와 상기 클럭 발생부(12)로부터 인가되는 기준 클럭을 서로 동기화시키는 데이터 동기화부(14)와, 입력 데이터의 비트 스트림중 전반부에 실려오는 동기 패턴을 인식하여 실질적인 데이터가 입력되는 구간의 시작에 정확하게 구간동기를 맞춰주는 동기 패턴 인식부(16)와, 데이터 처리를 위한 모든 회로블록의 제어를 담당하는 메인 컨트롤 블록부(20)와, 인터리브된 데이터를 디-인터리브하는 디-인터리브 블록부(18)와, 상기 디-인터리브 블록부(18)에서 디-인터리브되어 출력되는 데이터의 에러를 보정하는 에러 정정 로직부(Error Correction Logic : 22)와, 상기 에러 정정 로직부(22)에서 에러가 보정된 데이터를 처리하는 데이터 프로세싱 로직부(Data Processing Logic : 24)와, 원하는 데이터 처리과정이 끝나면 외부로 데이터를 출력하기 위한 출력 인터페이스 및 컨트롤 로직부(Output Interface & Control Logic : 26)로 구성된다.

상기와 같이 구성되는 종래의 더블 버퍼 메모리를 사용한 디-인터리버의 블록도를 설명하면 다음과 같다.

데이터 통신시 버스트(Burst) 오류를 줄이기 위해서 인터리브된 데이터가 송신되면, 수신측에서는 송신된 데이터를 수신하여 데이터 샘플링부(Data Sampling : 10)로 전달한다. 상기 데이터 샘플링부(10)로 전달되는 입력 데이터(Data Input)는 데이터 비트 스트림 형식이며, 상기 입력 데이터는 클럭 발생부(Clock Generator : 12)로부터 발생되어 인가되는 데이터 샘플링 클럭을 기준으로 하여 일정회수(NS) 이상으로 샘플링되고, 상기와 같이 일정회수 이상으로 샘플링된 데이터에 대해서만 데이터로 인정하고 일정회수(NS) 이하로 샘플링된 데이터에 대해서는 노이즈(Noise)로 간주하여 제거(Filtering)된다.

그리고, 상기 데이터 샘플링부(10)에서 샘플링된 데이터는 데이터 동기화부(Data Synchronization : 14)로 인가되며, 데이터 동기화부(14)는 클럭 발생부(12)에서 생성된 기준 클럭(CKBAUD)을 데이터 동기화부(14)로 인가되는 샘플링된 데이터에 동기가 맞도록 제어를 한 후, 동기 클럭인 CKSYNC를 생성하여 출력한다. 상기 CKSYNC의 동기 신호는 이후에 설명되는 모든 데이터 처리 블록(16, 18, 20, 22, 24, 26)에 인가되어 기준 클럭으로 사용된다. 따라서, 상기 데이터 동기화부(14)를 통해 출력되는 샘플링된 데이터(SDATA)는 CKSYNC와 비트 동기가 일치하게 되며, 후술되는 동기 패턴 인식부(Sync Pattern Detector : 16) 및 디-인터리버 블록부(De-Interleaver Block : 18)로 입력된다.

동기 패턴 인식부(16)는 상기 데이터 입력의 비트 스트림 중 전반부에 실려오는 동기 패턴을 인식하여 실질적인 데이터가 인가되는 구간의 시작에 정확하게 구간동기(Frame Synchronization)를 맞춰준다. 또한, 동기 패턴 인식부(16)의 인식 결과에 따라서 나머지 동기 패턴 이후의 데이터를 처리하도록 동기 패턴 인식의 결과가 메인 컨트롤 블록부(Main Control Block : 20)로 전달된다. 이 메인 컨트롤 블록부(20)는 데이터 처리를 위한 모든 부분의 제어를 담당한다. 그리고, 상기의 SDATA는 패턴 인식이 성공적으로 끝나서 구간동기가 맞은 이후의 시기부터 디-인터리버 블록부(18)로 인가된다.

도 2가 상기 디-인터리버의 구성을 나타낸 블록도로써, 리드 모디파이 라이트 로직부(Read Modify Write Logic : 18a)와, 디-인터리버 컨트롤 로직부(De-Interleaver Control Logic : 18b)와, N×N 비트의 제1 버퍼 메모리부(Buffer Memory : 18e) 및 제2 버퍼 메모리부(Buffer Memory : 18f)와, 상기 리드 모디파이 라이트 로직부(18a)에 의해 준비된 데이터를 N×N 비트로 구성된 제1 버퍼 메모리부(18e) 및 제2 버퍼 메모리부(18f) 중에서 한쪽의 버퍼 메모리부에 기록하도록 선택해주는 제2 멀티플렉서(Multiplexer : 18d) 그리고, 제1 버퍼 메모리부(18e) 및 제2 버퍼 메모리부(18f)중 한쪽으로부터 읽은(read) 데이터를 선택하여 상기 리드 모디파이 라이트 로직부(18a)로 인가하는 제1 멀티플렉서(18c)와, 제1, 2 버퍼 메모리부(18e, 18f)에 기록된 데이터를 디-인터리브된 순서로 선택하여 출력해주는 멀티플렉서 & 데이터 출력 컨트롤부(Multiplexer & Data Output Control : 18g)로 구성된다.

상기와 같이 구성되는 디-인터리버의 일반적인 동작 과정은 도 3에 도시된 디-인터리버의 동작 흐름도를 통해 설명하기로 한다.

먼저, 도 3에 나타낸 동작 흐름도에서 MS0는 현재 SDATA가 기록되는 메모리를 나타내고, MS1은 현재 에러 정정 로직부(22)로 인가될 디-인터리브된 데이터를 읽는 메모리를 의미한다. 그리고, ADD0는 MS0의 어드레스를 나타내고, ADD1은 MS1의 어드레스를 나타낸다. BITM은 MS0에서 리드 모디파이 쓰기를 할 때, SDATA가 기록될 비트의 위치를 나타내고, BITS는 MS1에서 데이터 읽기를 할때, 상기 에러 정정 로직부(22)로 인가될 데이터의 위치를 나타낸다.

예를 들어, MSO가 도 3에 도시된 참조번호 18e이고, MS1이 참조번호 18f라하며, 참조번호 18e 및 18f의 메모리 크기를 각각 N×N이라 가정하자. 그러면, 상기 MS1에서 이루어지는 일은 비트 매스킹 회로(Bit Masking Circuit : 60)를 사용하여 MS0로부터 ADD0 위치에서 N비트 데이터가 판독되고, 이 데이터가 임시 데이터 저장 장치(50)에 기록될 때, BITM값에 해당되는 비트 위치가 매스킹(Masking)되고 대신에 SDATA가 기록된다. 그리고, 상기 임시 데이터 저장 장치(50)에 최종적으로 기록된 N비트 데이터는 상기 MS0의 ADD0위치에 다시 기록된다. 한편, 상기 MS1(18f)의 ADD1의 위치에서 읽혀진 N비트 데이터는 멀티플렉서(70)를 사용하여 BITS위치에 있는 데이터 비트만이 선택되어 에러 정정 로직부(Error Correction Logic ; 24)로 인가된다.

이에, 동작 흐름도를 참조하여 상세히 설명하면, 흐름도의 참조번호 (S50)은 초기 상태를 나타낸 것으로, ADD0, ADD1, BITM 및 BITS 모두 0이고, MSO는 제1 버퍼 메모리부인 (18e), MS1은 제2 버퍼 메모리부인 (18f)를 가리킨다. 다음 단계인 (S52)에 기술한 'READ0(MS0, ADD0, BITM)'은 MS0에서 ADD0 어드레스 위치의 N비트 데이터를 읽어서 BITM의 위치를 비트 매스킹 회로(60)를 통해 비트 매스킹시킨 후, 임시 데이터 저장 장치(50)에 저장하고, SDATA를 임시 데이터 저장 장치(50)의 BITM 위치에 기록하는 것이다. 상기 (S52)에서 기술한 'WRITE(MS0, ADD0)'는 상기한 임시 데이터 저장 장치(50)의 최종 데이터를 다시 MS0의 ADD0 어드레스에 기록하는 것이다. (S52) 단계에서 기술한 'READ1(MS1, ADD1, BITS)'는 MS1의 ADD1 어드레스에서 N비트 데이터를 읽고 이중 멀티플렉서(70)를 사용하여, BITS에 해당되는 위치의 비트만 에러 정정 회로부(22)로 출력해주는 것이다. 다음 단계인 (S54)는 MS0의 어드레스를 하나 증가시키고, MS1의 출력 비트 선택 위치를 하나 증가시킨다. 즉, MS0에는 인터리브된 데이터를 Y방향으로 차례로 기록하는 것이고, MS1에서는 디-인터리브(De-interleave)를 위해서 X방향으로 차례로 읽는 것이다.

판단문 (S56)단계에서는 (S52) 및 (S54)단계에서 N번 반복된 경우 다음 단계인 (S58)을 수행하기 위한 것이다. (S58)단계에서는 상기 (S56)에서 'NO'가 되어 즉, (S52) 및 (S56)단계에서 어드레스 변환이 N번 수행을 완료한 후, MS0의 ADD0를 '0'으로 초기화하고, MS0의 X 방향으로 매스킹 비트(Masking Bit) 위치(BITM)를 하나 증가 시켜준다. 또한 MS1에 대해서는 읽을 데이터의 어드레스를 하나 증가시키고 X 방향으로 출력시킬 비트의 위치(BITS)를 '0'으로 초기화시킨다. 만일 판단문 (S60)의 조건에서 ADD1이 N보다 크지 않으면('NO') 상기 (S52), (S54), (S56)과 (S58)단계를 반복 수행하지만, 상기 ADD1이 N보다 크거나 같은 경우('YES')는 그 다음 단계인 (S62)를 수행한다. 상기 (S62)단계를 수행한다는 의미는 MS0 및 MS1 각각에 대해 N×N 메모리의 쓰기(Write)와 읽기(Read)가 끝났다는 것을 의미하며, (S62)와 (S64), (S66)에서는 MS0를 MS1과 서로 바꾸기 위해서 MS0가 제1 버퍼 메모리부(18e)인 경우 MS0를 제2 버퍼 메모리부(18f)로 하고, MS1을 제1 버퍼 메모리부(18e)로 하며, MS0가 제2 버퍼 메로리부(18f)인 경우에는 MS0를 제1 버퍼 메모리부(18e)로 하고 MS1을 제2 버퍼 메모리부(18f)로 선택되도록 한다. 한편, 상기 (S50)과 상기의 (S62), (S64), (S66) 단계는 도 2의 제1 멀티플렉서부(18c), 제2 멀티플렉서부(18d) 및 멀티플렉서 & 데이터 출력 컨트롤부(18g)에 대한 멀티플렉서의 패스(Path)를 결정하기 위한 제어를 하는 것이다. 상기의 과정이 끝나면 BITM과 ADD1은 '0'으로 초기화되고 (S52)단계부터 (S66)단계까지의 상기 과정을 반복 수행한다.

상기의 디-인터리버 과정을 제어해주는 회로는 디인터리버 제어 회로(De-Interleaver Control Logic : 18b)가 담당하며, 상기의 임시 데이터 저장 장치(50) 및 비트 매스킹 회로(60)를 포함하여 동작하는 것이 도 2에 도시된 리드 모디파이 라이트 로직부(18a)이다. 그리고, 상기 멀티플렉서 & 데이터 출력 컨트롤부(18g)는 에러 정정 로직부(22)로 보낼 데이터를 MS0와 MS1중에서 선택하는 멀티플렉서와 상기 멀티플렉서(70)를 포함한 출력 데이터 컨트롤 로직으로 구성된다.

마지막으로 디-인터리브된 출력은 에러 정정 로직부(22)를 거쳐 에러를 정정한 후 실질적인 데이터 처리를 하기위해 데이터 프로세싱 로직부(24)로 입력되며, 데이터 프로세싱 로직부(24)는 원하는 데이터 처리를 한 후 출력 인터페이스 & 제어 로직부(26)를 거쳐 외부로 출력된다.

상기와 같은 종래 기술에서 MS0와 MS1 즉, 더블 버퍼 메모리를 사용한 디-인터리버는 두 개의 메모리를 사용함으로써 상대적으로 디-인터리버의 회로 크기가 커지게 되며 또한, 상기 두 개의 메모리중 하나를 선택하는 멀티플렉서를 항상 사용해야 하기 때문에 회로 크기를 증가시키는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 회로 크기를 줄여서 디-인터리버를 구현하도록 것이다. 그리고, 상기 목적을 달성하기 위한 기술사상은 싱글 버퍼 메모리를 사용하여 디-인터리버를 구현하도록 하며, 디-인터리버의 입력 데이터인 SDATA를 상기 싱글 버퍼 메모리를 액세스하기 위한 기준 클럭인 CKSYNC의 'High'에 읽기를 하고, 'Low'구간에 리드 모디파이 라이트를 하도록 한다.

도 1은 더블 버퍼 메모리를 사용한 디-인터리버의 사용 예시 블록도

도 2는 종래 디-인터리버의 구성을 나타낸 블록도

도 3은 종래의 디-인터리버의 동작을 나타낸 흐름도

도 4는 본 발명에 따른 싱글 퍼퍼 메모리를 사용한 디-인터리버의 구성을 나타낸 블록도

도 5는 메모리 기록방식 및 타이밍도

도 6은 싱글 버퍼 메모리를 사용한 디-인터리버의 동작을 나타낸 예시도

도 7은 싱글 버퍼 메모리를 사용한 디-인터리버의 동작을 나타낸 흐름도

<도면의 주요부분에 대한 부호의 설명>

10 : 데이터 샘플링부 12 : 클럭 발생부

14 : 데이터 동기화부 16 : 동기 패턴 인식부

18 : 디-인터리버 블록부 20 : 메인 컨트롤 블록부

22 : 에러 정정 로직부 24 : 데이터 프로세싱 로직부

26 : 출력 인터페이스 & 제어로직부

18a, 110 : 리드 모디파이 라이트 로직부

18b, 100 : 디-인터리버 컨트롤 로직부 18c : 제1 멀티플렉서

18d : 제2 멀티플렉서 18e : 제1 버퍼 메모리부

18f : 제2 버퍼 메모리부

18g : 멀티플렉서 & 데이터 출력 제어부

50, 122 : 임시 데이터 저장 장치 60, 124 : 비트 매스킹 회로

70 : 멀티플렉서 120 : 싱글 버퍼 메모리

이하에서는 상기 본 발명의 목적을 달성하기 위해 적합한 실시예의 구성 및 그 작용에 대하여 첨부한 도면을 참조하면서 상세히 설명하기로 한다.

본 발명은 도 1에 도시된 디-인터리버 블록부(18)에 대해서 보다 효과적이고 작은 면적으로 구현하는 방법을 제시한 것으로, 도 4는 싱글 버퍼 메모리를 사용한 디-인터리버 장치의 구성도를 나타내며, 도 5는 싱글 버퍼 메모리를 사용한 디-인터리버의 동작 예시도를 나타낸다.

먼저, 도 4는 디-인터리버의 입력 데이터인 SDATA를 입력으로하고, 메모리로부터 읽은 데이터를 보정한 후 다시 메모리 데이터를 기록하는 과정을 수행하는 리드 모디파이 라이트 로직부(110), 상기와 같이 디-인터리버를 구현하기 위해서 필요한 메모리 장치인 싱글 버퍼 메모리부(120) 및 상기 리드 모디파이 라이트 로직부(110)를 제어하는 디-인터리버 컨트롤 로직부(100)로 구성된다.

도 4를 상세히 설명하면, 디-인터리버의 입력인 SDATA는 리드 모디파이 라이트 로직부(110)로 인가되는데 이는 도 2에 도시된 종래의 리드 모디파이 라이트 로직부(18a)와는 다르게 동작한다. 즉, 본 발명에 따른 리드 모디파이 라이트 로직부(110)는 리드 모디파이 라이트를 하기 위한 임시 데이터 저장 장치(122)에 SDATA가 쓰여질 비트의 위치를 싱글 버퍼 메모리부(120)에서 데이터 읽기를 할 때 매스킹(Masking)처리를 하도록 하는 매스킹 장치인 비트 매스킹 회로(124)를 포함한다. 상기의 비트 매스킹 회로(124)는 싱글 버퍼 메모리부(120)로부터 읽은 데이터 중 SDATA가 쓰일 비트 위치의 비트가 상기 임시 데이터 저장 장치(122)에 쓰기가 되지 않도록 하는 동시에 디-인터리버 외부에 있는 도 1에 도시된 에러 정정 로직부(22)로 보낼 디-인터리브 결과값을 출력해 준다. 상기의 디-인터리브 결과 값은 바로 싱글 버퍼 메모리(120)로부터 읽은 데이터 중 매스킹한 비트가 되는 것이다. 그리고, 상기 리드 모디파이 라이트 로직부(110) 및 싱글 버퍼 메모리부(120)는 디-인터리버 컨트롤 로직부(100)가 제어한다.

본 발명의 싱글 버퍼 메모리 방식의 디-인터리버는 N×N 단위로 인터리브된 데이터를 N×N 버퍼 메모리만을 가지고 디-인터리브할 수 있도록 구현한 것이다. 이를 위해서 도 5에 도시된 것과 같이 메모리를 액세스(Access)할 때, 동기 클럭(Clock)인 CKSYNC의 'High'구간에서 메모리에 저장된 데이터(이전에 쓰기된)를 읽어서 외부로 출력해주고, 이 메모리 위치에 새로운 SDATA를 기준 클럭인 CKSYNC의 'Low' 구간 동안 쓰기를 해준다. N×N으로 인터리브된 데이터는 N×N의 싱글 버퍼 메모리부(120)에 Y방향으로 (동일 비트위치에 메모리의 Y 어드레스만 다른 방향)으로 도 5에서와 같이 기록되면, N×N이 모두 기록된 후 디-인터리버는 이를 도 5에 도시된 X방향으로 읽기를 하면 된다. 그런데 여기서 상기의 X방향을 읽을 때 상기한 CKSYNC의 'High'구간에서 읽기를 수행한다면, 상기의 CKSYNC의 'Low'구간에서 새로운 SDATA를 데이터를 읽기한 위치에 쓰기를 해준다. 이러한 방법으로 N×N 메모리에 대해서 X 방향 읽기가 완료되면, 상기의 기록 과정을 통해 X방향으로의 새로운 N×N 데이터의 기록도 완료된 것이다. 따라서, 상기 X 방향으로 기록한 N×N 데이터를 디-인터리브하여 액세스(Access)하기 위해서는 다시 Y 방향으로의 N×N데이터 읽기가 수행되면 된다. 이 과정에서 새로운 SDATA는 상기한 방법과 동일하고, 방향만 Y방향으로 변환하여 기록을 수행 해준다. 이렇게 X와 Y의 방향만 바꿔주고 메모리의 읽기와 기록한 시기를 상기한 방법에 맞게 수행시켜주면, 싱글 메모리 버퍼(Single Memory Buffer)만을 가지고도 디-인터리브가 수행될 수 있다.

또한, 도 6 및 도 7은 상기한 싱글 버퍼 메모리를 사용한 디-인터리버의 동작예와 동작 순서도를 나타내며, 이하에서 상기 도 6 및 도 7를 설명한다.

먼저, 도 6의 (A)에서 싱글 버퍼 메모리부(120)의 어드레스가 '1'이고 SDATA가 기록될 위치가 '1'인 경우 이전에 기록되었던 [B-2]는 상기의 동기 클럭인 CKSYNC의 'High'구간에서 읽혀서 출력되고, 동시에 이 [B-2]는 비트 매스킹 회로(124)에 의해서 비트 매스킹되어 임시 데이터 저장 장치(122)에 기록되지 못한다. 상기의 [B-2]가 위치한 곳에는 SDATA [2-2]가 쓰기된다. 그리고, 임시 데이터 저장 장치(122)에 기록된 데이터는 비트 매스킹 과정 없이 싱글 버퍼 메모리(120)의 어드레스 '1'에 다시 상기의 동기 클럭인 CHSYNC의 'Low' 구간에서 기록된다. 만일 싱글 버퍼 메모리부(120)가 리드 모디파이 라이트 기능이 있다면, 상기의 임시 데이터 저장 장치(122)는 필요하지 않고, 리드 모디파이 라이트 기능을 이용해서 상기의 과정을 수행하면 된다. 즉, 상기 도 6의 예(A)는 Y방향 읽기(Read)와 기록(Write)을 하는 것으로 (A) 다음의 과정이 (B)의 과정이다. (B)에서는 (A)와 다른 것이 싱글 버퍼 메모리부(120)의 어드레스가 '1'에서 '2'로 바뀐것이고 새로운 SDATA [2-3]이 기록되는 것이 다르다. 디-인터리브되어 읽혀진 데이터는 [B-3]이다. 상기의 예에서 유추할 수 있듯이 Y 방향으로의 읽기나 쓰기 과정은 싱글 버퍼 메모리부(120)의 한 비트 위치에 대해서 어드레스가 '0'에서 'N-1'까지 변화한다. 'N-1'다음의 어드레스는 다시 '0'으로 되고 비트의 위치가 하나 증가한다.

상기의 X, Y 방향으로의 전체적인 동작 순서는 도 7에 나타내었다.

순서도 S100에서 ADD는 싱글 버퍼 메모리부(120)의 어드레스를 나타내며, 초기값을 '0'으로 셋팅(Setting)한다. 상기 비트 매스킹 회로(124)의 비트 매스킹 위치는 BITM이 나타내며, 초기값은 '0'이다. 상기 비트 매스킹 위치인 BITM은 디-인터리브의 결과로 도 1에 도시된 디-인터리버 블록부(18)의 외부로 출력할 데이터 비트의 위치를 나타낸다. 또한 데이터의 읽기(Read)/쓰기(Write) 방향을 나타내는 DIR은 '0'으로 초기 셋팅을 하고 '0'일 경우 Y방향으로 데이터 액세스(Access)를 한다. 상기 DIR이 '1'인 경우는 X방향으로 데이터 액세스가 이루어짐을 나타낸다. 순서도의 S100 단계를 거치면, 그 다음 단계인 S110의 읽기 과정이 수행된다. ADD를 어드레스로 하고, BITM을 액세스할 비트의 위치로 하여 읽기를 하되 BITM의 위치는 상기 비트 매스킹 회로(124)를 거쳐, 읽을 때 비트 매스킹된 뒤 상기의 데이터 저장 장치(122)에 저장되고 BITM의 위치에는 인터리브된 SDATA가 저장된다. 만일 메모리가 리드 모디파이 라이트 기능을 가지고 있으면, 임시 데이터 저장 장치(122)는 필요하지 않고 싱글 버퍼 메모리부(120)로부터 읽기된 데이터는 비트 매스킹 회로(124)를 통해 매스킹된 뒤 순서도 S120에 기록되는 과정에서 상기의 SDATA를 BITM에 위치시켜 기록 단계를 수행한다. 상기의 기록 단계는 매스킹이 일어나지 않는다. 리드 모디파이 라이트 기능이 없는 메모리를 사용할 경우에는 상기의 임시 데이터 저장 장치(122)에 저장된 데이터가 S120의 과정에서 직접 싱글 버퍼 메모리부(120)로 매스킹 비트 없이 기록이 이루어진다. S120 다음 단계인 S130 단계에서는 액세스 방향을 판단한다. DIR이 '0'일 때는 Y방향 액세스이기 때문에 S140 단계에서 ADD를 하나 증가 시키고, 상기의 증가된 ADD가 싱글 버퍼 메모리부(120)의 Y 방향 크기(어드레스 크기)인 N보다 크거나 같은지를 S160 단계에서 판단한다. 상기의 ADD가 N보다 작은 경우에는 다시 S110 단계를 수행하고 ADD가 N보다 크거나 같을 때는 S180 단계에서 ADD는 '0'으로 초기화를 다시하고 BITM을 하나 증가 시켜준다. S200 단계에서는 BITM이 싱글 버퍼 메모리부(120)의 X방향 크기인 (Data의 Bit Width) N보다 크거나 같은지를 판단한다. 만일 작은 경우에는 다시 상기의 S100 단계를 수행하고, 크거나 같은 경우에는 S220 단계에서 DIR을 '1'로 바꿔주어 X방향의 액세스를 수행하도록 하며, BITM을 '0'으로 초기화 시켜주고 S110의 단계를 다시 수행한다.

한편, 상기의 S130 단계에서 DIR이 '1'인 경우에는 X방향의 액세스가 이루어지고 있는 것이므로 S150의 단계를 수행한다. 그리고, 상기 S150 단계에서는 BITM만 하나 증가 시켜준다. 다음으로 S170 단계에서 BITM이 싱글 버퍼 메모리부(120)의 X방향 크기인 N보다 크거나 같은지를 판단하여 만일 작은 경우에는 상기의 S110 단계를 다시 수행하고, 크거나 같은 경우에는 S190 단계에서 BITM을 '0'으로 초기화 시켜주고, ADD는 하나 증가 시켜준다. 그리고, 상기 S190 단계의 다음 단계인 S210 단계에서는 상기의 S190 단계에서 증가된 ADD가 싱글 버퍼 메모리부(120)의 Y방향 크기인 'N'보다 크거나 같은지를 판단하여, 작은 경우에는 다시 S110의 단계를 수행하고 크거나 같은 경우에는 S230 단계에서 DIR을 '0'으로 바꿔주어 싱글 버퍼 메모리부(120)의 액세스방향을 Y방향으로 하고, ADD는 '0'으로 초기화 해준 후 상기의 S110 단계를 다시 반복 수행한다.

상기의 전 과정을 통해서 읽기되어 외부로 출력된 데이터는 디-인터리브 데이터 순서에 따라 출력된 것이므로 도 1의 에러 정정 로직부(22)로 순서대로 입력되어 처리되면 된다. 디-인터리버를 제외한 나머지 부분의 로직부는 종래의 기술과 같게 사용할 수 있다.

그리고, 다른 실시예로 상기 리드 모디파이 라이트 로직부(110)의 제어 클럭에 대해서 'High' 구간을 'Low' 구간으로, 'Low' 구간을 'High' 구간으로 변환이 가능하다. 또한, 임시 데이터 저장 장치(122)는 싱글 버퍼 메모리부(120)로부터 읽기를 할 때 쓰기 인에이블 신호에 의해 읽기에 의한 출력이 변하지 않도록 제어가 가능하다면, 상기 임시 데이터 저장 장치(122)를 사용하지 않고 멀티플렉서를 사용하여 멀티플렉서의 한 입력단자(D0)에 싱글 버퍼 메모리부(120)의 읽기한 출력을 연결하고, 다른 한 입력단자(D1)에는 인터리브되어 입력되는 데이터를 연결하며, 멀티플렉서의 제어는 상기 싱글 버퍼 메모리부(120)로부터 하나의 어드레스로부터 읽기를 한 데이터 중에서 디-인터리버의 외부로 출력하기 위해 선택되어진 데이터의 비트 위치에 있는 멀티플렉서만 상기 D1을 선택하고 나머지는 D0를 선택하도록 하고, 멀티 플렉서의 출력은 상기 싱글 버퍼 메모리부(120)의 쓰기를 위한 입력에 연결하도록 한다.

한편, 상기 제어 클럭의 'High'구간과 'Low'구간을 둘로 나누어 한 비트가 아닌 두 비트가 동시에 읽기와 쓰기가 되도록 한다. 즉 'High' 구간의 전반부에서 싱글 버퍼 메모리부(120)의 한 어드레스에 저장된 데이터를 읽어서, 읽은 데이터중 원하는 위치의 한 비트에 위치한 값(D_BIT1)만을 외부로 출력해 주고, 나머지는 임시 데이터 저장 장치(122)에 저장하며, 상기 위부로 출력된 (D_BIT1)이 위치했던 비트는 싱글 버퍼 메모리부(120)로부터 읽은 데이터가 아닌 인터리브되어 들어온 (S_BIT1)를 저장하며, 상기 제어 클럭 'High'구간의 후반부에서는 임시 데이터 저장 장치(122)에 저장된 데이터를 싱글 버퍼 메모리부(120)로부터 읽기를 한 어드레스와 동일한 곳에 쓰기를 한다. 그리고, 제어 클럭의 'Low'구간을 둘로 나눈 전반부에서는 싱글 버퍼 메모리부(120)의 D_BIT1 다음에 읽을 데이터가 저장된 어드레스에서 데이터를 읽은 후, D_BIT1 다음에 읽을 데이터가 저장된 어드레스에서 데이터를 읽은 후, 읽은 데이터의 원하는 위치의 한 비트 값(D_BIT2)만을 외부로 출력하고, 나머지 읽은 데이터는 임시 데이터 저장 장치(122)에 저장하며, 저장시에 상기 외부로 출력된 (D_BIT2)가 위치했던 비트는 싱글 버퍼 메모리부(120)로부터 읽은 데이터가 아닌 인터리브되어 들어온 데이터 비트(S_BIT2)를 임시 데이터 저장 장치(122)에 저장한다. 상기 제어 클럭 'Low'의 후반부에서는 임시 데이터 저장 장치(122)에 저장된 데이터를 싱글 버퍼 메모리부(120)의 'Low'구간 전반부에서 읽기를 한 데이터의 어드레스와 동일한 곳에 쓰기를 하도록 하며, 제어 클럭의 'High'구간을 'Low' 구간으로, 'Low' 구간을 'High' 구간으로 변환해도 실행 가능하다.

이상에서 설명한 바와 같이 본 발명은 메모리부를 액세스하기 위한 기준 클럭인 CKSYNC의 'High'와 'Low' 구간을 100% 활용하여 싱글 버퍼 메모리만으로 디-인터리버를 구현할 수 있도록 함으로써, 종래 더블 버퍼 메모리를 사용하여 디-인터리버를 구현할 때보다 회로의 면적을 줄이는 효과가 있고 또한, 상기와 같이 싱글 버퍼 메모리를 사용함으로써, 메모리 멀티플레싱을 위한 멀티플렉서를 사용하지 않아도 되기 때문에 전체적으로 종래의 디-인터리버 구현 장치보다 40∼50%의 면적을 감소 시킬 수 있는 효과가 있다.

Claims (9)

1. 데이터 통신상에서 인터리브되어 송신되는 데이터를 수신하여 싱글 버퍼 메모리로 디-인터리브하는 장치에 있어서,

   인터리빙된 데이터의 전송 패킷 단위만큼의 크기를 가지며, 어드레스를 지정하여 읽기와 쓰기를 각각 할 수 있는 싱글 버퍼 메모리부(120)와,

   디-인터리버의 입력 데이터인 SDATA를 입력으로 하고, 상기 싱글 버퍼 메모리부(120)로부터 읽은 데이터를 보정한 후 다시 메모리 데이터를 기록하는 과정을 수행하는 리드 모디파이 라이트 로직부(110)와,

   상기 싱글 버퍼 메모리부(120) 및 리드 모디파이 라이트 로직부(110)를 제어하는 디-인터리버 컨트롤 로직부(100)로 구성되는 것을 특징으로 하는 싱글 버퍼 메모리를 사용한 디-인터리버 장치
2. 제 1 항에 있어서, 상기 리드 모디파이 라이트 로직부(110)는 리드 모디파이 라이트를 하기 위한 임시 데이터 저장 장치(122)와,

   상기 임시 데이터 저장 장치(122)에 SDATA가 쓰여질 비트의 위치를 싱글 버퍼 메모리부(120)에서 데이터 읽기할 때 싱글 버퍼 메모리부(120)로부터 읽기(Read)한 데이터 중 SDATA가 쓰일 비트 위치의 비트가 상기 임시 데이터 저장 장치(122)에 쓰기가 되지 않도록 하는 동시에 상기 비트를 디-인터리버 외부에 디-인터리브 결과값으로 출력할 수 있도록 비트 매스킹(Masking)처리를 하도록 하는 매스킹 장치인 비트 매스킹 회로(124)로 구성되는 것을 특징으로 하는 싱글 버퍼 메모리를 사용한 디-인터리버 장치
3. 제 1 항에 있어서, 상기 디-인터리버 컨트롤 로직부(100)는 0에서 N-1까지 어드레스를 순차적으로 증가시키고 이를 모두 N회 반복 적용하는 제1 어드레스 시퀀스와, 제1 어드레스 시퀀스가 끝나면 어드레스를 0에서 N-1까지의 어드레스에 대해 각각 N회씩 반복 적용하는 제2 어드레스 시퀀스와, 상기 제1 어드레스 시퀀스 및 제2 어드레스 시퀀스가 모두 끝나면 제1, 2 어드레스 시퀀스를 계속 서로 반복해서 수행하고,

   상기 싱글 버퍼 메모리부(120)의 한 어드레스에서 읽혀진 데이터중 상기 외부로 출력될 데이터의 비트 위치를 처음에는 0에서 N-1까지 각각에 N회씩 반복 적용하는 제1 비트 시퀀스와, 상기 제1 비트 시퀀스가 끝나면 0에서 N-1까지 비트위치를 순차적으로 증가시키고 이를 모두 N회 반복 적용하는 제2 비트 시퀀스와, 상기 제2 비트 시퀀스가 끝나면 제1, 2 비트 시퀀스를 계속 반복적으로 수행하는 것을 특징으로 하는 싱글 버퍼 메모리를 사용한 디-인터리버 장치.
4. 제 3 항에 있어서, 상기의 제1 어드레스 시퀸스 대신 제2 어드레스 시퀀스를 먼저 수행고, 그 다음부터는 제2 어드레스 시퀀스와 제1 어드레스 시퀀스를 반복 수행하며,

   비트 시퀀스 수행에 있어서도, 제1 비트 시퀀스 대신에 제 2 비트 시퀀스를 먼저 수행하고, 그 다음부터 제2 비트 시퀀스와 제1 비트 시퀀스를 반복 수행하는 것을 특징으로 하는 싱글 버퍼 메모리를 사용한 디-인터리버 장치.
5. 제 1 항 또는 제 2 항에 있어서, 상기 리드 모디파이 라이트 로직부(110)는 제어 클럭의 'High'구간 동안에 싱글 버퍼 메모리부(120)의 특정 어드레스에서 데이터를 읽은 후, 읽은 데이터의 원하는 위치의 한 비트(D_BIT)만을 외부로 출력해 주고 또한, 싱글 버퍼 메모리부(120)로부터 읽힌 데이터를 임시 저장 장치에 저장하고, 다시 싱글 버퍼 메모리부(120)로 데이터를저장할 때는 외부로 출력된 D_BIT과 동일하게 위치한 비트는 싱글 버퍼 메모리부(120)로부터 읽은 D_BIT이 아닌 인터리브되어 들어온 데이터(S_BIT)로 저장하며,

   제어 클럭의 'Low'구간 동안에는 임시 저장 장치(122)에 저장된 데이터를 싱글 버퍼 메모리부(120)의 읽기를 한 어드레스와 동일한 곳에 쓰기를 하는 것을 특징으로 하는 싱글 버퍼 메모리를 사용한 디-인터리버 장치
6. 제 5 항에 있어서, 상기 리드 모디파이 라이트 로직부(110)의 제어 클럭에 있어서 'High' 구간은 'Low' 구간이고, 'Low' 구간은 'High' 구간인 것을 특징으로 하는 싱글 버퍼 메모리를 사용한 디-인터리버 장치.
7. 제 2 항에 있어서, 임시 데이터 저장 장치(122)는 싱글 버퍼 메모리부(120)로부터 읽기를 할 때 쓰기 인에이블 신호에 의해 읽기에 의한 출력이 변하지 않도록 제어되고,

   멀티플렉서를 사용하여 멀티플렉서의 한 입력단자(D0)에 싱글 버퍼 메모리부(120)의 읽기한 출력을 연결하고, 다른 한 입력단자(D1)에는 인터리브되어 입력되는 데이터를 연결하며,

   상기 멀티플렉서의 제어는 상기 싱글 버퍼 메모리부(120)로부터 하나의 어드레스로부터 읽기를 한 데이터 중에서 디-인터리버의 외부로 출력하기 위해 선택되어진 데이터의 비트 위치에 있는 멀티플렉서만 상기 D1을 선택하고 나머지는 D0를 선택하도록 하고, 멀티플렉서의 출력은 상기 싱글 버퍼 메모리부(120)의 쓰기를 위한 입력에 연결하도록 하는 것을 특징으로 하는 싱글 버퍼 메모리를 사용한 디-인터리버 장치.
8. 제 5 항에 있어서, 상기 제어 클럭의 'High'구간을 둘로 나누어 그 전반부에서 싱글 버퍼 메모리부(120)의 한 어드레스에 저장된 데이터를 읽어서, 읽은 데이터중 원하는 위치의 한 비트에 위치한 값(D_BIT1)만을 외부로 출력해 주고, 나머지는 임시 데이터 저장 장치(122)에 저장하며, 상기 위부로 출력된 D_BIT1이 위치했던 비트는 싱글 버퍼 메모리부(120)로부터 읽은 데이터가 아닌 인터리브되어 들어온 S_BIT1을 저장하며,

   상기 제어 클럭 'High'구간의 후반부에서는 임시 데이터 저장 장치(122)에 저장된 데이터를 싱글 버퍼 메모리부(120)로부터 읽기를 한 어드레스와 동일한 곳에 쓰기를 하고,

   상기 제어 클럭의 'Low'구간을 둘로 나눈 전반부에서는 싱글 버퍼 메모리부(120)의 D_BIT1 다음에 읽을 데이터가 저장된 어드레스에서 데이터를 읽은 후, D_BIT1 다음에 읽을 데이터가 저장된 어드레스에서 데이터를 읽은 후, 읽은 데이터의 원하는 위치의 한 비트 값(D_BIT2)만을 외부로 출력하고, 나머지 읽은 데이터는 임시 데이터 저장 장치(122)에 저장하며, 저장시에 상기 외부로 출력된 D_BIT2가 위치했던 비트는 싱글 버퍼 메모리부(120)로부터 읽은 데이터가 아닌 인터리브되어 들어온 데이터 비트(S_BIT2)를 임시 데이터 저장 장치(122)에 저장하며,

   상기 제어 클럭 'Low'의 후반부에서는 임시 데이터 저장 장치(122)에 저장된 데이터를 싱글 버퍼 메모리부(120)의 'Low'구간 전반부에서 읽기를 한 데이터의 어드레스와 동일한 곳에 쓰기를 하도록 하는 것을 특징으로 하는 싱글 버퍼 메모리를 사용한 디-인터리버 장치.
9. 제 8 항에 있어서, 상기 리드 모디파이 라이트 로직부(110)의 제어 클럭에 있어서 상기 'High'구간은 'Low' 구간이고, 상기 'Low' 구간은 'High' 구간인 것을 특징으로 하는 싱글 버퍼 메모리를 사용한 디-인터리버 장치.