KR100294220B1 - Apparatus and method for offset compensation fo Phase Locked Loop circuit - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 15
- 230000003287 optical effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Abstract
본 발명은 위상 동기 루프(Phase Locked Loop: PLL) 회로의 오프셋 보정 방법 및 그 장치에 관한 것이다.The present invention relates to a method and apparatus for offset correction in a phase locked loop (PLL) circuit.
본 발명의 목적은 광디스크장치의 위상 검출기에서 출력되어 위상 보상기로 입력되는 에러 비율(Error Rate)에서 발생되는 오프셋을 데이터의 재생시 ECC(Error Correcting Code) 정정 스테이터스 레지스터에서 에러를 정정한 수와 에러를 정정하지 못한 수에 따라 보정되도록 함으로써 위상 보상기로 입력되는 에러 비율이 최적화되도록 하는 데 있다.An object of the present invention is the number and error of error correction in the ECC (Error Correcting Code) status register when data is reproduced from an offset generated at an error rate output from a phase detector of an optical disk device and input to a phase compensator. The error rate input to the phase compensator is optimized by correcting according to an uncorrected number.
이를 위해 본 발명은 전압 제어 발생기는 외부에서 각각 입력되는 신호의 전압차에 반비례하는 출력 주파수를 발생하여 출력하고; 위상/주파수 검출기는 전압 제어 발생기에서 출력되는 신호와 외부에서 입력되는 디지털 형태의 RF 신호를 비교하여 위상차 및 주파수차에 비례하는 오차 신호를 출력하며; 위상 보상기는 위상/주파수 검출기에서 입력되는 오차 신호에 따라 오차 전압을 발생하여 출력하고; 저역 통과 필터는 위상 보상기에서 출력되는 오차 신호에 포함된 불필요한 노이즈와, 고조파 성분을 제거하며; ECC(Error Correcting Code) 정정 스테이터스 레지스터는 디스크에서 재생되는 데이터의 에러를 정정하여 결과를 표시하고; 제어부는 ECC 정정 스테이터스 레지스터의 결과를 입력받아 디스크의 소정 구간에서 에러를 정정한 수와 에러를 정정하지 못한 수의 평균치를 구하여 각각의 평균치에 대응되는 오프셋 보정 전압을 위상 보상기로 출력한다.To this end, the present invention, the voltage control generator generates and outputs an output frequency inversely proportional to the voltage difference of the signal input from the outside; The phase / frequency detector compares a signal output from the voltage control generator with an externally input digital RF signal and outputs an error signal proportional to the phase difference and the frequency difference; The phase compensator generates and outputs an error voltage according to the error signal input from the phase / frequency detector; The low pass filter removes unnecessary noise and harmonic components included in the error signal output from the phase compensator; An Error Correcting Code (ECC) correction status register corrects an error of data reproduced on the disc and displays a result; The controller receives the result of the ECC correction status register, obtains an average value of the number of errors corrected and the number of errors not corrected in a predetermined section of the disk, and outputs an offset correction voltage corresponding to each average value to the phase compensator.
본 발명에 따르면 광디스크장치의 위상 검출기에서 출력되어 위상 보상기로 입력되는 에러 비율(Error Rate)에서 발생되는 오프셋을 데이터의 재생시 ECC(Error Correcting Code) 정정 스테이터스 레지스터에서 에러를 정정한 수와 에러를 정정하지 못한 수에 따라 보정되도록 함으로써 위상 보상기로 입력되는 에러 비율이 최적화되도록 할 수 있다.According to the present invention, the offset generated from the error rate output from the phase detector of the optical disk device and input to the phase compensator is used to correct the error and the number of errors corrected in the error correction code (ECC) correction status register during data reproduction. By correcting according to the uncorrected number, the error ratio input to the phase compensator can be optimized.
Description
본 발명은 위상 동기 루프(Phase Locked Loop: PLL) 회로의 오프셋 보정 방법 및 그 장치에 관한 것으로, 더욱 상세하게는 광디스크장치의 위상 검출기에서 출력되어 위상 보상기로 입력되는 에러 비율(Error Rate)이 최적화되도록 마이크로 컴퓨터에서 ECC(Error Correcting Code) 정정 스테이터스 레지스터의 출력값에 따라 위상 동기 루프 회로의 오프셋을 보정하는 위상 동기 루프 회로의 오프셋 보정 방법 및 그 장치에 관한 것이다.The present invention relates to an offset correction method and a device of a phase locked loop (PLL) circuit, and more particularly, an error rate output from a phase detector of an optical disk device and input to a phase compensator is optimized. The present invention relates to an offset correction method and apparatus for a phase locked loop circuit for correcting an offset of a phase locked loop circuit according to an output value of an error correcting code (ECC) correction status register in a microcomputer.
일반적으로, 광디스크장치에서 디스크를 통해 재생된 데이터의 에러 정정을 위해서는 바르게 동기를 취해야 데이터를 재생할 수 있는 데, 광디스크장치에서 동기를 맞추기 위해 사용되는 위상 동기 루프(Phase Locked Loop: PLL) 회로는 도 1에 도시된 바와 같이 구성된다.In general, in order to correct an error of data reproduced through a disc in an optical disc device, data must be properly synchronized to reproduce data. A phase locked loop (PLL) circuit used for synchronizing in an optical disc device is illustrated in FIG. It is configured as shown in 1.
먼저, 전압 제어 발생기(Voltage Controlled Oscillator: VCO)(10)는 저역 통과 필터(50)를 통해 입력되는 신호와 위상 보상기(40)를 통해 입력되는 신호의 전압차에 반비례하는 출력 주파수를 발생하여 출력하도록 구성된다.First, the voltage controlled oscillator (VCO) 10 generates and outputs an output frequency inversely proportional to the voltage difference between the signal input through the low pass filter 50 and the signal input through the phase compensator 40. It is configured to.
그리고, 위상 검출기(Phase Detector)(20)는 아날로그 형태의 RF신호를 디지털 형태의 RF신호로 변화시키는 정형기(70)를 통해 입력되는 신호 위상과 전압 제어 발생기(Voltage Controlled Oscillator: VCO)(10)에서 출력되는 신호 위상을 비교하여 위상차에 비례하는 신호 즉, PDOP(Phase Detector Output Positive)와 PDON(Phase Detector Output Negative)을 2:3 비율로 출력하도록 구성된다. 여기서, 위상 검출기(20)의 각각의 출력단에는 PDOP와 PDON의 출력 비율을 1:1로 일치시키도록 소정 크기의 저항값을 갖는 저항(R1, R2)이 연결된다.The phase detector 20 is a signal phase and voltage controlled oscillator (VCO) 10 input through a shaper 70 for converting an analog RF signal into a digital RF signal. Comparing the signal phase output from the signal is proportional to the phase difference, that is, the PDOP (Phase Detector Output Positive) and PDON (Phase Detector Output Negative) is configured to output a 2: 3 ratio. Here, resistors R1 and R2 having a resistance value of a predetermined size are connected to each output terminal of the phase detector 20 so that the output ratio of the PDOP and the PDON is 1: 1.
또한, 주파수 검출기(Frequency Dectector)(30)는 전압 제어 발생기(10)에서 출력되는 신호 주파수와 정형기(70)에서 출력되는 신호 주파수를 비교하여 주파수차에 대응되는 오차 신호를 출력한다.In addition, the frequency detector 30 compares the signal frequency output from the voltage control generator 10 with the signal frequency output from the shaper 70 and outputs an error signal corresponding to the frequency difference.
한편, 위상 보상기(40)는 위상 동기 루프 회로의 캡쳐 레인지(Capture Range)와 에러 비율(Error Rate) 등을 결정하도록 위상 검출기(20) 및 주파수 검출기(30)에서 입력되는 오차 신호에 따라 오차 전압을 발생하여 출력하도록 구성된다.Meanwhile, the phase compensator 40 determines an error voltage according to an error signal input from the phase detector 20 and the frequency detector 30 so as to determine a capture range and an error rate of the phase locked loop circuit. Is generated to output.
그리고, 저역 통과 필터(Low Pass Filter: LPF)(50)는 위상 보상기(40)에서 출력되는 오차 신호에 포함된 불필요한 노이즈와, 고조파 성분을 제거하도록 구성된다.The low pass filter (LPF) 50 is configured to remove unnecessary noise and harmonic components included in the error signal output from the phase compensator 40.
또한, 오프셋 보상기(60)는 동기 위상 루프 회로의 오프셋을 줄이기 위하여 위상 보상기(40)로 고정된 값을 갖는 오프셋 보정 신호를 출력하도록 구성된다.In addition, the offset compensator 60 is configured to output an offset correction signal having a fixed value to the phase compensator 40 to reduce the offset of the synchronous phase loop circuit.
이러한 종래의 위상 동기 루프 회로의 동작을 설명하면 먼저, 위상 검출기(20)는 정형기(70)에서 출력되는 신호 위상과 전압 제어 발생기(10)에서 출력되는 신호 위상이 입력되면 두신호의 위상차에 비례하는 PDOP와 PDON가 2:3 비율로 출력한다.Referring to the operation of the conventional phase-locked loop circuit, first, the phase detector 20 is proportional to the phase difference between the two signals when the signal phase output from the shaper 70 and the signal phase output from the voltage control generator 10 are input. PDOP and PDON output at a 2: 3 ratio.
그러면, 위상 검출기(20)의 출력단에 연결된 각각의 저항(R1, R2)에 의해 PDOP와 PDON이 1:1 비율로 변환되어 위상 보상기(40)로 입력된다.Then, the PDOP and PDON are converted into a 1: 1 ratio by the respective resistors R1 and R2 connected to the output terminal of the phase detector 20 and input to the phase compensator 40.
그리고, 주파수 검출기(30)는 전압 제어 발생기(10)에서 출력되는 신호 주파수와 정형기(70)에서 출력되는 신호 주파수를 비교하여 주파수차에 대응되는 오차 신호를 출력하면 위상 보상기(40)에 주파수차에 대응되는 오차 신호가 입력된다.The frequency detector 30 compares the signal frequency output from the voltage control generator 10 with the signal frequency output from the shaper 70 and outputs an error signal corresponding to the frequency difference to the phase compensator 40. An error signal corresponding to is input.
한편, 오프셋 보상기(60)에서는 위상 보상기(40)로 입력되는 PDOP와 PDON 및 주파수차에 대응되는 오차 신호의 오프셋을 보정하도록 소정 크기의 전압값을 갖는 오프셋 보정 신호를 위상 보상기(40)로 출력한다.Meanwhile, the offset compensator 60 outputs an offset correction signal having a voltage value of a predetermined magnitude to the phase compensator 40 so as to correct an offset of an error signal corresponding to the PDOP, PDON, and frequency difference input to the phase compensator 40. do.
그러면, 위상 보상기(40)는 위상 검출기(20)와 주파수 검출기(30) 및 오프셋 보상기(60)에서 입력되는 오차 신호에 따라 오차 전압을 발생하여 전압 제어 발생기(10)로 출력한다.Then, the phase compensator 40 generates an error voltage according to the error signals input from the phase detector 20, the frequency detector 30, and the offset compensator 60, and outputs the error voltage to the voltage control generator 10.
이로 인하여, 전압 제어 발생기(10)는 저역 통과 필터(50)를 통해 입력되는 오차 신호와 위상 보상기(40)에서 출력되는 오차 신호에 따라 각 오차 신호의 전압차에 반비례하는 출력 주파수를 발생하여 출력해서 정형기(70)로 입력되는 RF신호와 동기시킨다.Thus, the voltage control generator 10 generates an output frequency inversely proportional to the voltage difference of each error signal according to the error signal input through the low pass filter 50 and the error signal output from the phase compensator 40 and outputs the output frequency. To be synchronized with the RF signal input to the shaper 70.
그러나, 이러한 종래의 위상 동기 루프 회로는 다음과 같은 문제점이 발생된다.However, these conventional phase locked loop circuits have the following problems.
오프셋 보상기에서는 위상 동기 루프 회로의 오프셋을 보상하기 위하여 제조사에서 실험에 의해 얻어진 고정된 값인 오프셋 보정 신호를 출력하는 데, 실제 위상 동기 루프 회로에서는 위상 검출기의 각각의 출력단에 연결된 각각의 저항 및 위상 검출기에 내장된 저항에서 편차가 발생되므로 오프셋 보상기에서 오프셋을 보정하여도 위상 동기 루프 회로에서는 오프셋이 발생된다.The offset compensator outputs an offset correction signal, which is a fixed value obtained by the manufacturer to compensate for the offset of the phase locked loop circuit. In the actual phase locked loop circuit, each resistor and phase detector connected to each output terminal of the phase detector is output. Since the deviation occurs in the resistor built in, the offset is generated in the phase-locked loop circuit even when the offset is compensated by the offset compensator.
따라서, 본 발명은 이와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 광디스크장치의 위상 검출기에서 출력되어 위상 보상기로 입력되는 에러 비율(Error Rate)에서 발생되는 오프셋을 데이터의 재생시 ECC(Error Correcting Code) 정정 스테이터스 레지스터에서 에러를 정정한 수와 에러를 정정하지 못한 수에 따라 보정되도록 함으로써 위상 보상기로 입력되는 에러 비율이 최적화되도록 하는 데 있다.Accordingly, an object of the present invention is to solve such a problem, and an object of the present invention is to output an offset generated from an error rate output from a phase detector of an optical disc device and input to a phase compensator. Correcting Code) The error rate input to the phase compensator is optimized by correcting the error in the correction status register according to the number of errors corrected and the number of errors not corrected.
도 1은 종래의 위상 동기 루프 회로를 개략적으로 보인 블록 회로도이고,1 is a block circuit diagram schematically showing a conventional phase locked loop circuit,
도 2는 본 발명에 의한 위상 동기 루프 회로의 오프셋 보정 장치를 보인 블록 회로도이며,2 is a block circuit diagram showing an offset correction device of a phase locked loop circuit according to the present invention;
도 3은 본 발명에 의한 위상 동기 루프 회로의 오프셋 보정 방법을 설명하기 위한 동작 흐름도이다.3 is a flowchart illustrating an offset correction method of a phase locked loop circuit according to the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
10, 100 : 전압 제어 발생기20, 200 : 위상 검출기10, 100: voltage control generator 20, 200: phase detector
30, 300 : 주파수 검출기40, 400 : 위상 보상기30, 300: frequency detector 40, 400: phase compensator
60 : 오프셋 보상기600 : ECC 정정 스테이터스 레지스터60: offset compensator 600: ECC correction status register
700 : 제어부710 : 마이크로 컴퓨터700: control unit 710: microcomputer
720 : 메모리720: memory
이와 같은 목적을 달성하기 위한 본 발명의 특징은, 전압 제어 발생기는 외부에서 각각 입력되는 신호의 전압차에 반비례하는 출력 주파수를 발생하여 출력하고; 위상/주파수 검출기는 전압 제어 발생기에서 출력되는 신호와 외부에서 입력되는 디지털 형태의 RF 신호를 비교하여 위상차 및 주파수차에 비례하는 오차 신호를 출력하며; 위상 보상기는 위상/주파수 검출기에서 입력되는 오차 신호에 따라 오차 전압을 발생하여 출력하고; 저역 통과 필터는 위상 보상기에서 출력되는 오차 신호에 포함된 불필요한 노이즈와, 고조파 성분을 제거하며; ECC(Error Correcting Code) 정정 스테이터스 레지스터는 디스크에서 재생되는 데이터의 에러를 정정하여 결과를 표시하고; 제어부는 ECC 정정 스테이터스 레지스터의 결과를 입력받아 디스크의 소정 구간에서 에러를 정정한 수와 에러를 정정하지 못한 수의 평균치를 구하여 각각의 평균치에 대응되는 오프셋 보정 전압을 위상 보상기로 출력하도록 하는 점에 있다.A feature of the present invention for achieving the above object is that the voltage control generator generates and outputs an output frequency inversely proportional to the voltage difference of the signals respectively input from the outside; The phase / frequency detector compares a signal output from the voltage control generator with an externally input digital RF signal and outputs an error signal proportional to the phase difference and the frequency difference; The phase compensator generates and outputs an error voltage according to the error signal input from the phase / frequency detector; The low pass filter removes unnecessary noise and harmonic components included in the error signal output from the phase compensator; An Error Correcting Code (ECC) correction status register corrects an error of data reproduced on the disc and displays a result; The control unit receives the result of the ECC correction status register, obtains an average value of the number of errors corrected and the number of errors not corrected in a predetermined section of the disk, and outputs an offset correction voltage corresponding to each average value to the phase compensator. have.
여기서, 제어부는 에러를 정정하지 못한 수의 평균치에 대응되는 오프셋 보정 전압이 룩-업 테이블 형태의 데이터로 저장되고, 에러를 정정한 수의 평균치에 대응되는 오프셋 보정 전압이 룩-업 테이블 형태의 데이터로 저장되는 메모리; ECC 정정 스테이터스 레지스터의 결과를 입력받아 각각의 평균치를 구하고, 구해진 에러를 정정하지 못한 수의 평균치에 대응되는 오프셋 보정 전압을 구해 위상 보상기의 오프셋을 보정한 후, 구해진 에러를 정정한 수의 평균치에 대응되는 오프셋 보정 전압을 구해 위상 보상기의 오프셋을 보정하는 마이크로 컴퓨터를 포함한다.Here, the control unit stores the offset correction voltage corresponding to the average value of the error correction number as data in the form of a look-up table, and the offset correction voltage corresponding to the average value of the error correction number is in the form of a look-up table. A memory stored as data; The result of the ECC correction status register is input to calculate each average value, the offset correction voltage corresponding to the average value of the error that cannot be obtained is obtained, the offset of the phase compensator is corrected, and then the average value of the obtained error is corrected. And a microcomputer that obtains a corresponding offset correction voltage to correct the offset of the phase compensator.
본 발명의 다른 특징은, 위상 동기 루프 회로의 위상 보상기로 입력되는 신호의 오프셋을 보정하는 방법에 있어서; 디스크에 기록된 데이터의 재생시 에러 정정을 수행하고; 디스크의 소정 구간동안 데이터의 에러 정정시 에러를 정정한 수와 에러를 정정하지 못한 수를 체크하며; 에러를 정정한 수와 에러를 정정하지 못한 수의 각각의 평균치를 연산하고; 연산된 각각의 평균치에 대응되는 오프셋 보정 신호를 저장 수단에 기 저장된 룩-업 테이블에서 검색하여 검색된 오프셋 보정 신호를 위상 보상기로 출력하도록 하는 점에 있다.Another aspect of the present invention is a method for correcting an offset of a signal input to a phase compensator of a phase locked loop circuit; Perform error correction upon reproduction of data recorded on the disc; Checking the number of errors corrected and the number of errors not corrected during error correction of data during a predetermined period of the disc; Calculate an average of each of the number of errors corrected and the number of errors not corrected; An offset correction signal corresponding to each calculated average value is retrieved from a look-up table previously stored in the storage means, and outputted to the phase compensator.
여기서, 저장 수단에 각각의 평균치에 대응되는 오프셋 보정 신호를 룩-업 테이블 형태의 데이터로 기 저장시킨다.Here, the storage means pre-stores the offset correction signal corresponding to each average value as data in the form of a look-up table.
또한, 오프셋을 보정하기 위해서는 연산된 에러를 정정하지 못한 수의 평균치에 대응되는 오프셋 보정 신호를 저장 수단에 기 저장된 룩-업 테이블에서 검색하고; 검색된 오프셋 보정 신호를 위상 보상기로 출력하며; 연산된 에러를 정정한 수의 평균치에 대응되는 오프셋 보정 신호를 저장 수단에 기 저장된 룩-업 테이블에서 검색하고; 검색된 오프셋 보정 신호를 위상 보상기로 출력한다.Further, in order to correct the offset, the offset correction signal corresponding to the average value of the number of correction errors that are not corrected is searched in the look-up table previously stored in the storage means; Output the retrieved offset correction signal to the phase compensator; Searching the look-up table previously stored in the storage means for an offset correction signal corresponding to the average value of the number of corrected errors; The offset correction signal retrieved is output to the phase compensator.
이하, 본 발명의 바람직한 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 의한 위상 동기 루프 회로의 오프셋 보정 장치를 보인 블록 회로도이고, 도 3은 본 발명에 의한 위상 동기 루프 회로의 오프셋 보정 방법을 설명하기 위한 동작 흐름도이다.2 is a block circuit diagram illustrating an offset correction apparatus of a phase locked loop circuit according to the present invention, and FIG. 3 is an operation flowchart for explaining an offset correction method of the phase locked loop circuit according to the present invention.
도 2를 보면, 먼저, 전압 제어 발생기(Voltage Controlled Oscillator: VCO)(100)는 저역 통과 필터(500)를 통해 입력되는 신호와 위상 보상기(400)를 통해 입력되는 신호의 전압차에 반비례하는 출력 주파수를 발생하여 출력하도록 구성된다.Referring to FIG. 2, first, a voltage controlled oscillator (VCO) 100 outputs inversely proportional to a voltage difference between a signal input through a low pass filter 500 and a signal input through a phase compensator 400. And generate and output a frequency.
그리고, 위상 검출기(Phase Detector)(200)는 아날로그 형태의 RF신호를 디지털 형태의 RF신호로 변화시키는 정형기(700)를 통해 입력되는 신호 위상과 전압 제어 발생기(Voltage Controlled Oscillator: VCO)(100)에서 출력되는 신호 위상을 비교하여 위상차에 비례하는 신호 즉, PDOP(Phase Detector Output Positive)와 PDON(Phase Detector Output Negative)을 2:3 비율로 출력하도록 구성된다. 여기서, 위상 검출기(200)의 각각의 출력단에는 PDOP와 PDON의 출력 비율을 1:1로 일치시키도록 소정 크기의 저항값을 갖는 저항(R1, R2)이 연결된다.The phase detector 200 is a signal phase and voltage controlled oscillator (VCO) 100 input through a shaper 700 for converting an analog RF signal into a digital RF signal. Comparing the signal phase output from the signal is proportional to the phase difference, that is, the PDOP (Phase Detector Output Positive) and PDON (Phase Detector Output Negative) is configured to output a 2: 3 ratio. Here, resistors R1 and R2 having a resistance value of a predetermined size are connected to each output terminal of the phase detector 200 so that the output ratio of PDOP and PDON is 1: 1.
또한, 주파수 검출기(Frequency Detector)(300)는 전압 제어 발생기(100)에서 출력되는 신호 주파수와 정형기(700)에서 출력되는 신호 주파수를 비교하여 주파수차에 대응되는 오차 신호를 출력한다.In addition, the frequency detector 300 compares the signal frequency output from the voltage control generator 100 with the signal frequency output from the shaper 700 and outputs an error signal corresponding to the frequency difference.
한편, 위상 보상기(400)는 위상 동기 루프 회로의 캡쳐 레인지(Capture Range)와 에러 비율(Error Rate) 등을 결정하도록 위상 검출기(200) 및 주파수 검출기(300)에서 입력되는 오차 신호에 따라 오차 전압을 발생하여 출력하도록 구성된다.Meanwhile, the phase compensator 400 determines an error voltage according to an error signal input from the phase detector 200 and the frequency detector 300 so as to determine a capture range and an error rate of the phase locked loop circuit. Is generated to output.
그리고, 저역 통과 필터(Low Pass Filter: LPF)(500)는 위상 보상기(400)에서 출력되는 오차 신호에 포함된 불필요한 노이즈와, 고조파 성분을 제거하도록 구성된다.The low pass filter (LPF) 500 is configured to remove unnecessary noise and harmonic components included in the error signal output from the phase compensator 400.
또한, ECC(Error Correcting Code) 정정 스테이터스 레지스터(600)는 디스크에서 재생되는 데이터의 에러를 정정하여 결과를 표시하도록 구성된다.In addition, the ECC (Error Correcting Code) status register 600 is configured to correct an error of data reproduced on the disc and display the result.
제어부(700)는 마이크로 컴퓨터(710)와 메모리(720)로 구성된다,The control unit 700 is composed of a microcomputer 710 and a memory 720,
마이크로 컴퓨터(710)는 ECC 정정 스테이터스 레지스터(600)의 결과를 입력받아 각각의 평균치를 구하고, 구해진 에러를 정정하지 못한 수의 평균치로 메모리(720)에 기 저장된 룩-업 테이블과 비교하여 평균치에 대응되는 오프셋 보정 전압을 구해 위상 보상기(400)의 오프셋을 보정한 후, 다시 구해진 상기 에러를 정정한 수의 평균치로 메모리(720)에 기 저장된 룩-업 테이블과 비교하여 평균치에 대응되는 오프셋 보정 전압을 구해 위상 보상기(400)의 오프셋을 보정하도록 제어한다.The microcomputer 710 receives the results of the ECC correction status register 600 and obtains each average value. The microcomputer 710 compares the result with the look-up table previously stored in the memory 720 with the average value of the number not corrected. After correcting the offset of the phase compensator 400 by obtaining the corresponding offset correction voltage, the offset correction corresponding to the average value is compared with the look-up table previously stored in the memory 720 with the average value of the error number obtained again. The voltage is controlled to correct the offset of the phase compensator 400.
메모리(720)는 에러를 정정하지 못한 수의 평균치에 대응되는 오프셋 보정 전압이 룩-업 테이블 형태의 데이터로 기 저장되고, 에러를 정정한 수의 평균치에 대응되는 오프셋 보정 전압이 룩-업 테이블 형태의 데이터로 기 저장된다,The memory 720 stores the offset correction voltage corresponding to the average value of the error correction number as data in the form of a look-up table, and the offset correction voltage corresponding to the average value of the error correction number is the look-up table. Are stored in the form of data,
이하, 본 발명에 의한 위상 동기 루프 회로의 오프셋 보정 방법의 작용을 도 3을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, the operation of the offset correction method of the phase locked loop circuit according to the present invention will be described in detail with reference to FIG. 3.
먼저, 제어부(700)의 메모리(720)에는 디스크의 일정 구간동안 에러를 정정하지 못한 수의 평균치와 에러를 정정한 수의 평균치에 각각 대응되는 오프셋 보정 신호가 룩-업 테이블 형태의 데이터로 기 저장된다(S100).First, in the memory 720 of the control unit 700, offset correction signals corresponding to the average value of the number of errors that have not been corrected during a certain period of the disc and the average value of the number of errors corrected are written as look-up table data. It is stored (S100).
이러한 상태에서, 디스크에 기록된 데이터의 재생시 ECC 정정 스테이터스 레지스터(600)에서는 에러 정정을 수행하고(S200), 마이크로 컴퓨터는 디스크의 일정 구간동안 ECC 정정 스테이터스 레지스터(600)에서 처리된 데이터중 에러를 정정한 수와 에러를 정정하지 못한 수를 ECC 정정 스테이터스 레지스터(600)를 통해 체크한다(S300).In this state, the error correction is performed in the ECC correction status register 600 at the time of reproduction of the data recorded on the disk (S200), and the microcomputer performs an error in the data processed in the ECC correction status register 600 during a certain period of the disk. The number corrected and the number not corrected are checked through the ECC correction status register 600 (S300).
그리고, 제어부(700)의 마이크로 컴퓨터(710)는 에러를 정정하지 못한 수의 평균치 즉, 에러 비율(Error Rate)을 연산하고(S410), 연산된 에러를 정정하지 못한 수의 평균치에 대응되는 오프셋 보정 신호를 메모리(720)에 기 저장된 룩-업 테이블에서 검색한다(S420). 그런 후, 마이크로 컴퓨터(710)는 에러를 정정하지 못한 수의 평균치에 대응되는 오프셋 보정 신호를 위상 보상기(400)로 출력하여 오프셋을 보정한다(S430).Then, the microcomputer 710 of the control unit 700 calculates an average value of the number of errors that have not been corrected, that is, an error rate (S410), and an offset corresponding to the average value of the number of failures of correcting the calculated error. The correction signal is searched for in the look-up table previously stored in the memory 720 (S420). Thereafter, the microcomputer 710 corrects the offset by outputting an offset correction signal corresponding to the average value of the number of errors that are not corrected to the phase compensator 400 (S430).
또한, 마이크로 컴퓨터(710)는 에러를 정정한 수의 평균치 즉, 에러 비율(Error Rate)을 연산하고(S440), 연산된 에러를 정정한 수의 평균치에 대응되는 오프셋 보정 신호를 메모리(720)에 기 저장된 룩-업 테이블에서 검색한다(S450). 그런 후, 마이크로 컴퓨터(710)는 에러를 정정하지 못한 수의 평균치에 대응되는 오프셋 보정 신호를 위상 보상기(400)로 출력하여 오프셋을 보정한다(S460).Further, the microcomputer 710 calculates an average value of the error corrected number, that is, an error rate (S440), and outputs an offset correction signal corresponding to the average value of the calculated number of the corrected error. In the look-up table stored in the search (S450). Thereafter, the microcomputer 710 corrects the offset by outputting an offset correction signal corresponding to the average value of the number for which the error is not corrected to the phase compensator 400 (S460).
따라서, 실제 데이터의 재생시 발생되는 에러 비율을 검출하여 에러 비율에 따라 위상 보상기로 입력되는 신호의 오프셋을 보정함으로써 위상 보상기로 입력되는 에러 비율을 최적화시킨다.Therefore, the error rate generated when the actual data is reproduced is detected and the error rate input to the phase compensator is optimized by correcting the offset of the signal input to the phase compensator according to the error rate.
이와 같이, 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.As described above, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined by the claims below and equivalents thereof.
이상에서 설명한 바와 같이 본 발명에 의한 위상 동기 루프 회로의 오프셋 보정 방법 및 그 장치에 의하면 다음과 같은 이점이 발생한다.As described above, according to the offset correction method and apparatus of the phase locked loop circuit according to the present invention, the following advantages occur.
즉, 광디스크장치의 위상 검출기에서 출력되어 위상 보상기로 입력되는 에러 비율(Error Rate)에서 발생되는 오프셋을 데이터의 재생시 ECC(Error Correcting Code) 정정 스테이터스 레지스터에서 에러를 정정한 수와 에러를 정정하지 못한 수에 따라 보정되도록 함으로써 위상 보상기로 입력되는 에러 비율을 최적화시킨다.That is, the number of errors corrected in the error correcting code (ECC) correction status register during data reproduction is not corrected for the offset generated at the error rate output from the phase detector of the optical disk device and input to the phase compensator. By correcting for the wrong number, the error rate input to the phase compensator is optimized.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990004389A KR100294220B1 (en) | 1999-02-09 | 1999-02-09 | Apparatus and method for offset compensation fo Phase Locked Loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990004389A KR100294220B1 (en) | 1999-02-09 | 1999-02-09 | Apparatus and method for offset compensation fo Phase Locked Loop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000055647A KR20000055647A (en) | 2000-09-15 |
| KR100294220B1 true KR100294220B1 (en) | 2001-06-15 |
Family
ID=19573812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990004389A KR100294220B1 (en) | 1999-02-09 | 1999-02-09 | Apparatus and method for offset compensation fo Phase Locked Loop circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100294220B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100809801B1 (en) * | 2001-12-24 | 2008-03-04 | 엘지노텔 주식회사 | Method for holdover handling in phase-locked loop |
-
1999
- 1999-02-09 KR KR1019990004389A patent/KR100294220B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000055647A (en) | 2000-09-15 |
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