JP2608609B2 - Phase locked loop circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、帯域制限されたデータ信号の一連のサンプ
ルから対応するサンプリング瞬時におけるデータ信号の
位相を求めるフェーズ・ロック・ループ回路であって、
該回路が、２つの一定の限定値間にて或る制御値に比例
する周波数で時間のほぼ一次関数として変化する周期性
信号を特徴付ける一連の位相値を前記サンプルと同期し
て発生する信号発生手段と、前記位相値及びサンプルか
ら、前記データ信号が或る検出レベルと交差する瞬時を
表わすと共に前記サンプルによって規定される補間値と
前記位相値との差を示す差分値を求める位相比較手段
と、前記位相値によって示される位相がデータ信号の実
際の位相にほぼ等しく維持されるように前記信号発生手
段を前記差分値に応じて制御する制御手段とを具えてい
るフェーズ・ロック・ループ回路に関するものである。The present invention relates to a phase-locked loop circuit for determining the phase of a data signal at a corresponding sampling instant from a series of samples of a band-limited data signal,
A signal generator for synchronizing with said sample a series of phase values characterizing a periodic signal varying as a substantially linear function of time between two fixed limits at a frequency proportional to a control value; Means for comparing the phase value and the sample to obtain a difference value indicating an instant at which the data signal crosses a certain detection level and indicating a difference between an interpolation value defined by the sample and the phase value. Control means for controlling said signal generating means in response to said difference value such that the phase indicated by said phase value is maintained substantially equal to the actual phase of the data signal. Things.
さらに本発明は、斯種のフェーズ・ロック・ループ回
路を具え、サンプル列をビットセルから成る２進信号に
変換するためのビット検出回路にも関するものである。The invention furthermore relates to a bit detection circuit comprising such a phase-locked loop circuit for converting a sequence of samples into a binary signal consisting of bit cells.
斯種の回路は欧州特許出願EP0,109,837から既知であ
る。従来のフェーズ・ロック・ループ回路では、一連の
位相値を発生させるための信号発生手段を離散時間発振
器で構成し、これに限定加算範囲を有しているデジタル
加算回路を設け、この加算回路に記憶させる位相値を制
御値によって適合させている。加算回路の加算範囲は36
0°に相当し、制御値は一定であり、これは180°に相当
する。サンプリング速度はデータ信号のビット速度のほ
ぼ２倍に等しくして、位相値によって特徴付けられる周
期性信号の周波数がビット速度のほぼ２倍に等しくなる
ようにする。データ信号が検出レベルと交差する瞬時に
おけるこのデータ信号の位相は判り、それは０であるた
め、実際の位相と位相値によって表わされる位相との差
は各検出レベルとデータ信号との交点（以後単に「検出
レベル交点」と称する）の後にて求めることができる。
この位相差を求めた後に、この位相差に応じて位相値を
適合させて、この適合化後にその位相値によって表わさ
れる位相が実際の位相にほぼ相当するようにする。この
ようにして、位相値によって特徴付けられる周期性信号
とデータ信号とを同相にロックさせると、検出レベル交
点間のサンプリング瞬時に離散時間発振器によって供給
される位相値が、常にデータ信号の位相を表わすように
なる。位相値が位相“0"に対応する値を越えると常にビ
ット検出回路は最終サンプル符号（＋又は−）によって
規定される論理値を有しているビットを検出する。Such a circuit is known from European Patent Application EP 0,109,837. In a conventional phase-locked loop circuit, a signal generation means for generating a series of phase values is constituted by a discrete time oscillator, and a digital addition circuit having a limited addition range is provided therein. The stored phase value is adapted by the control value. The addition range of the adder circuit is 36
It corresponds to 0 ° and the control value is constant, which corresponds to 180 °. The sampling rate is approximately equal to twice the bit rate of the data signal such that the frequency of the periodic signal, characterized by the phase value, is equal to approximately twice the bit rate. The phase of this data signal at the moment when the data signal crosses the detection level is known and is zero, so the difference between the actual phase and the phase represented by the phase value is the intersection of each detection level with the data signal (hereinafter simply referred to as the intersection). (Referred to as "detection level intersection").
After obtaining the phase difference, the phase value is adapted according to the phase difference so that the phase represented by the phase value after the adaptation substantially corresponds to the actual phase. In this way, when the periodic signal characterized by the phase value and the data signal are locked in phase, the phase value provided by the discrete time oscillator at the sampling instant between the detection level intersections always changes the phase of the data signal. Will be shown. Whenever the phase value exceeds the value corresponding to phase "0", the bit detection circuit detects a bit having a logical value defined by the last sample code (+ or-).
前記フェーズ・ロック・ループ回路及びビット検出回
路は全てデジタル素子で構成することができ、このこと
はこれらの回路を情報処理用のデジタル回路、例えば符
号化回路及び誤り補正回路と一緒に１つのチップに簡単
に集積化することができると云う利点を奏する。The phase-locked loop circuit and the bit detection circuit can all be constituted by digital elements, which means that these circuits can be combined with digital circuits for information processing, for example, an encoding circuit and an error correction circuit in one chip. The advantage is that it can be easily integrated.
しかし、従来の回路には、ビット検出を確実に行なう
ためにはビット速度をサンプリング速度のほぼ1/2とし
なければならないと云う欠点がある。ビット速度がこの
値からずれると、２つの連続するサンプル間の位相偏移
が最早180°に相当しなくなるため、位相値によって表
わされるような位相が、連続する検出レベル交点間の時
間間隙が大きくなるにつれて、実際の位相から次第にず
れてしまい、これにより誤ったビット検出をまねくこと
になる。However, the conventional circuit has a disadvantage that the bit rate must be approximately half the sampling rate in order to reliably detect the bit. If the bit rate deviates from this value, the phase shift between two consecutive samples no longer corresponds to 180 °, so that the phase as represented by the phase value will have a large time gap between successive detection level intersections. As time goes by, the phase will gradually deviate from the actual phase, which will lead to erroneous bit detection.
本発明の目的はビット速度が回路の作動に及ぼす影響
をかなり小さくするように適切に接続配置した冒頭にて
述べた種類のフェーズ・ロック・ループ回路を提供する
ことにある。SUMMARY OF THE INVENTION It is an object of the invention to provide a phase-locked loop circuit of the kind mentioned at the outset, which is suitably arranged so that the effect of the bit rate on the operation of the circuit is considerably reduced.
本発明は、前記位相比較手段が前記差分値として、前
記補間値と制御値との積と、前記位相値との一次結合を
ほぼ示す値を求めるべく構成され、前記制御手段が、斯
くして求めた差分値に応じて前記制御値に適合すべく構
成されるようにしたことを特徴とするフェーズ・ロック
・ループ回路にある。The present invention is configured such that the phase comparison means obtains, as the difference value, a product of the interpolation value and the control value, and a value substantially indicating a linear combination with the phase value, and the control means thus performs A phase-locked loop circuit is configured to adapt to the control value according to the obtained difference value.
位相値によって特徴付けられる周期的関数の周波数は
制御値を適合させることによって常にビット速度に等し
くなる。さらに、位相比較手段の感度はビット速度に無
関係であるため、フェーズ・ロック・ループの制御特性
もビット速度に無関係となり、フェーズ・ロック・ルー
プの制御特性を広範囲のビット速度に対して最適とする
ことができる。The frequency of the periodic function, characterized by the phase value, is always equal to the bit rate by adapting the control value. Further, since the sensitivity of the phase comparison means is independent of the bit rate, the control characteristic of the phase locked loop is independent of the bit rate, and the control characteristic of the phase locked loop is optimized for a wide range of bit rates. be able to.
なお、欧州特許出願EP0241974に記載されているデジ
タルフェーズ・ロック・ループ回路でも位相値によって
特徴付けられる関数の周波数がビット速度に等しく維持
される。この場合は離散時間発振器の範囲（この範囲は
限定値によって規定される）を適合させる。しかし、こ
の場合には位相値を表わすのに必要なビット数がビット
速度に依存することになり、離散時間発振器がかなり複
雑となる。さらに、位相値によって特徴付けられる信号
の周波数補正が検出位相差に反比例し、このためにフェ
ーズ・ロック・ループの伝達特性が非線形となる。さら
に又、使用する位相比較手段の感度がビット速度に左右
されるため、フェーズ・ロック・ループの伝達特性がビ
ット速度に依存することになる。これでは伝達特性を僅
か１ビット速度に対してしか最適化できないと云う欠点
がある。It should be noted that the frequency of the function characterized by the phase value is also maintained equal to the bit rate in the digital phase-locked loop circuit described in European Patent Application EP 0241974. In this case, the range of the discrete time oscillator (this range is defined by the limit value) is adapted. However, in this case, the number of bits required to represent the phase value depends on the bit rate, and the discrete time oscillator becomes considerably complicated. Furthermore, the frequency correction of the signal characterized by the phase value is inversely proportional to the detected phase difference, which makes the transfer characteristics of the phase locked loop non-linear. Furthermore, since the sensitivity of the phase comparison means used depends on the bit rate, the transfer characteristic of the phase locked loop depends on the bit rate. This has the disadvantage that the transfer characteristics can be optimized for only one bit rate.
上述したような従来のフェーズ・ロック・ループ回路
では検出位相差に有効誤りを生じ、このために追加の補
正回路が必要である。The conventional phase-locked loop circuit as described above causes a significant error in the detected phase difference, which requires an additional correction circuit.
前記欧州特許出願0,241,974には前記デジタルフェー
ズ・ロック・ループ回路以外に位相値によって特徴付け
られる周期性信号の周波数を検出位相差に応じて調整す
る他の回路も開示されている。しかし、上記周期性信号
の周波数はこの場合にはビット速度とサンプリング速度
との周波数の差に等しくなるように維持されるのであっ
て、この回路はサンプリング速度の１倍とサンプリング
速度の２倍との間のビット速度に対してしか用いること
ができない。さらに、この回路の位相検出感度もビット
速度に左右され、又誤った位相差検出を補正するために
追加の補正回路が必要である。In addition to the digital phase-locked loop circuit, European Patent Application 0,241,974 discloses other circuits for adjusting the frequency of a periodic signal characterized by a phase value in accordance with the detected phase difference. However, the frequency of the periodic signal is maintained in this case to be equal to the frequency difference between the bit rate and the sampling rate, and this circuit has one time the sampling rate and two times the sampling rate. Can only be used for bit rates between Furthermore, the phase detection sensitivity of this circuit is also dependent on the bit rate, and additional correction circuits are required to correct erroneous phase difference detection.
本発明によるフェーズ・ロック・ループ回路の好適例
では、前記制御手段に第３と第４の制限値との間に位置
する値に制御値を制限する手段を設け、前記第３及び第
４の制限値が前記位相値によって特徴付けられる周期性
信号の最小と最大の特許周波数にそれぞれ対応するよう
にする。In a preferred embodiment of the phase locked loop circuit according to the present invention, the control means is provided with means for limiting the control value to a value located between the third and fourth limit values, and the third and fourth control means are provided. The limit values correspond respectively to the minimum and maximum patent frequencies of the periodic signal characterized by said phase value.
制御値を限定することにより、位相値によって特徴付
けられる信号の周波数が限定周波数範囲内でしか変化し
得なくなり、これにより不所望な周波数でフェーズロッ
クが起るようなことが低減する。By limiting the control value, the frequency of the signal characterized by the phase value can only change within a limited frequency range, thereby reducing the possibility of phase locking at undesired frequencies.
上述した本発明によるフェーズ・ロック・ループ回路
は首尾良く作動するが、フェーズ・ロック・ループ回路
がロックするデータ信号における周波数成分が、例えば
信号伝送通路の不良により一時的にドロップアウトする
場合に、離散時間発振器の周波数が極めて迅速に変動
（ドリフト）することが見られる。この欠点は、不良状
態がなくなった後にフェーズ・ロック・ループ回路がロ
ック状態に戻るまでにかなりの長時間を要し、このため
に所望情報を損失してしまうと云う点にある。Although the phase locked loop circuit according to the invention described above works well, if the frequency components in the data signal locked by the phase locked loop circuit temporarily drop out, for example due to a faulty signal transmission path, It can be seen that the frequency of the discrete time oscillator fluctuates (drifts) very quickly. The drawback is that the phase locked loop circuit takes a significant amount of time to return to the locked state after the fault condition has been eliminated, thereby losing the desired information.
このような欠点を軽減するために、本発明の好適例で
は、前記フェーズ・ロック・ループ回路が前記差分値Δ
Ｆを補正する補正回路を具え、補正差分値ΔF*と元の差
分値との間の関係ｆが次式、即ち 及び の関係にあり、ここにｋ及びＮは整数とし、ｆ′はΔＦ
に対するｆの導関数とする。In order to alleviate such a drawback, in a preferred embodiment of the present invention, the phase lock loop circuit includes the differential value Δ
A correction circuit for correcting F, and a relation f between the correction difference value ΔF * and the original difference value is given by the following equation: as well as Where k and N are integers, and f ′ is ΔF
To the derivative of f.
これは、伝送信号の周波数成分がドロップアウトする
場合でも平均検出位相誤差ΔＦが０にならないため、離
散時間発振器の周波数が変化すると云う事実の認識に基
くものである。ΔＦの平均残留誤差は離散時間発振器の
離散的特性によって生ずる。この残留誤差は補正回路網
を追加することにより除去される。This is based on the recognition that the frequency of the discrete time oscillator changes because the average detected phase error ΔF does not become 0 even when the frequency component of the transmission signal drops out. The average residual error in ΔF is caused by the discrete characteristics of the discrete time oscillator. This residual error is eliminated by adding a correction network.
補正位相差ΔＦ′と非補正位相差ΔＦとの関係に課せ
られる前記要件に応ずる関数は正弦関数である。補正回
路はデジタルメモリによって簡単に実現することがで
き、このメモリには該当する関係をルップ−アップテー
ブルとして記憶させる。The function corresponding to the requirement imposed on the relationship between the corrected phase difference ΔF ′ and the uncorrected phase difference ΔF is a sine function. The correction circuit can be easily realized by a digital memory, in which the relevant relation is stored as a lookup table.
本発明によるビット検出回路は、信号発生手段が、ｎ
ビットの加算値を前記制御値によってサンプリングクロ
ック信号と同期させるデジタル加算回路を具え、ｎ−１
最下位ビットが位相値を表わし、且つビット検出回路が
前記加算値の最上位ビットの論理値の変化に応答して２
進信号と同期するビットクロック信号のクロックパルス
を発生する手段を具えるようにする。In the bit detection circuit according to the present invention, the signal generation means includes n
A digital adder circuit for synchronizing the bit addition value with the sampling clock signal by the control value;
The least significant bit represents the phase value, and the bit detection circuit responds to a change in the logical value of the most significant bit of the sum by adding 2 bits.
Means for generating a clock pulse of a bit clock signal synchronized with the binary signal.
このようにすればビットロック信号を極めて簡単に、
しかも信頼できる方法にて発生させることができる。In this way, the bit lock signal can be very easily
Moreover, it can be generated in a reliable manner.
さらに本発明の好適例ではビット検出回路がビットク
ロック信号のクロックパルスを発生する瞬時におけるサ
ンプルの符号からビットセルの論理値を求める手段と、
検出レベル交点の直ぐ後に発生する位相値を差分値と比
較する比較手段と、該比較結果に応じて関連するビット
セルの論理値を反転させる反転手段とを具えるようにす
る。Further, in a preferred embodiment of the present invention, means for obtaining a logical value of the bit cell from the sign of the sample at the moment when the bit detection circuit generates the clock pulse of the bit clock signal;
A comparison means for comparing a phase value generated immediately after the detection level intersection with a difference value, and an inversion means for inverting a logical value of a related bit cell according to the comparison result.
このようにすればビットセルの論理値が簡単に検出さ
れ、ビットセルの論理値が誤って検出される場合に検出
レベル交点が補正される。In this way, the logical value of the bit cell is easily detected, and when the logical value of the bit cell is erroneously detected, the detection level intersection is corrected.
以下実施例について図面を参照して説明するに、第1a
図は一連の等間隔サンプルJ1〜J20を時間の関数として
示したものであり、これらのサンプルは帯域制限された
データ信号Vtを表わす。このようなデータ信号は、例え
ば磁気又は光学的読取可能記録キャリヤに記録されたデ
ジタル情報を読取る読取装置から得ることができる。斯
種の信号は複数の２進ビットセルから成り、これらのビ
ットセルはチャネルクロックと同期して伝送されるので
あって、読取られる情報を表わす。デジタル情報を再生
するにはサンプリング瞬時におけるデータ信号の位相を
知る必要がある。後に詳述するデジタルフェーズ・ロッ
ク・ループ回路はサンプリング瞬時におけるデータ信号
Vtの位相を表わす一連の位相値F1,…,F20（第1b図参
照）を発生する。この一連の位相値は周期性信号VKLを
特徴付け、この信号はデータ信号のビット速度に等しい
周波数で２つの制限値−Ｅと＋Ｅとの間にて時間の一次
関数として変化する。制限値＋Ｅは180°の位相に相当
し、又制限値−Ｅは180°の位相に相当する。後述する
フェーズ・ロック・ループ回路によってデータ信号Vtと
検出レベルVrefとの交点を周期性信号VKLとライン１に
て示す０レベルとの交点とほぼ一致させる。サンプルJ
1,…,J20によって表わされるデジタル情報は周期性信号
VKLのステップ変化後に取られる第１サンプルの符号を
検出することにより簡単に再生することができる。この
サンプルの符号に応じて第１論理値（０）又は第２論理
値（１）のビットを検出する（第1c図参照）。Hereinafter, embodiments will be described with reference to the drawings.
Figures are showing a series of equally spaced samples J1~J20 as a function of time, these samples represent the band-limited data signal V t. Such a data signal can be obtained, for example, from a reader for reading digital information recorded on a magnetic or optically readable record carrier. Such a signal consists of a plurality of binary bit cells, which are transmitted synchronously with the channel clock and represent the information to be read. To reproduce digital information, it is necessary to know the phase of the data signal at the instant of sampling. The digital phase-locked loop circuit described in detail below
A series of phase values F1 representing the phase of the V t, ..., generates F20 (see Figure 1b). This series of phase values characterizes the periodic signal VKL, which varies as a linear function of time between two limits -E and + E at a frequency equal to the bit rate of the data signal. Limit value + E corresponds to a phase of 180 °, and limit value -E corresponds to a phase of 180 °. Substantially coincide with the intersection of the 0 level indicating an intersection point between the detection level V ref with the data signal V t at periodic signals V KL and the line 1 by described later phase lock loop circuit. Sample J
The digital information represented by 1, ..., J20 is a periodic signal
It can be reproduced easily by detecting the sign of the first sample taken after a step change in V KL. The bit of the first logical value (0) or the second logical value (1) is detected according to the sign of this sample (see FIG. 1c).
ビットを検出する瞬時を表わすビットクロック信号cl
o（第1d図参照）は、サンプリングクロック信号cl（第1
c図参照）の内の信号VKLのステップ変化後の最初のサン
プリング瞬時を表わすパルスを選択することにより斯か
るサンプリングクロック信号clから取出すことができ
る。Bit clock signal cl indicating the moment of detecting a bit
o (see FIG. 1d) is the sampling clock signal cl (1st
It can be derived from such a sampling clock signal cl by selecting a pulse which represents the first sampling instant after the step change of the signal V KL (see FIG. c).
なお、ステップ変化の直後に取出されるサンプルの代
りに、例えばステップ変化に最も近い位置のサンプルの
如き他のサンプルを用いて検出ビットの論理値を決める
こともできる。Note that, instead of the sample taken immediately after the step change, the logical value of the detection bit can be determined using another sample such as a sample closest to the step change.
データ信号Vtと位相値によって特徴付けられる関数と
の間のフェーズロックは、データ信号Vtと検出レベルV
refとの交点毎にデータ信号Vtと周期性信号VKLとの間の
位相差を求め、ついでこの求めた位相差に応じて信号V
KLの周波数を適合させることにより達成することができ
る。斯かる位相差をどのようにして求めるかについて第
２図を参照して詳細に説明する。Phase locked between function characterized by the data signal V t and the phase values, the data signal V t and the detection level V
obtains a phase difference between the data signal V t and periodic signals V KL for each intersection of the ref, then the signal V in accordance with the phase difference thus determined
This can be achieved by adapting the frequency of KL . How to determine such a phase difference will be described in detail with reference to FIG.
斯かる目的のために、データ信号Vtと検出レベルVref
との交点30の位置と、周期性信号VKLとライン１との交
点31の位置の間の差の大きさをサンプルＪの値及び位相
値Ｆから求める。For such purposes, the data signal V t and the detection level V ref
The magnitude of the difference between the position of the intersection 30 with the position of the periodic signal VKL and the position of the intersection 31 with the line 1 is determined from the value of the sample J and the phase value F.
検出レベルとの交点の直前に位置するサンプル（J2
2）に対する位置30はつぎの関係式を用いる補間方によ
り簡単に求めることができる。即ち、 tf/T＝|a/（ａ−ｂ）｜ （１） ここに、tfは検出レベル交点30とこの交点の直前のサン
プリング瞬時（J22）との間の時間間隔であり、Ｔはサ
ンプリング間隔であり、ａは検出レベル交点の直前に位
置するサンプル（J22）の値であり、ｂは検出レベル交
点の直後に位置するサンプル（J23）の値である。The sample located immediately before the intersection with the detection level (J2
The position 30 for 2) can be easily obtained by an interpolation method using the following relational expression. Tf / T = | a / (ab) | (1) where tf is a time interval between the detection level intersection 30 and the sampling instant (J22) immediately before this intersection, and T is the sampling interval. In the interval, a is the value of the sample (J22) located immediately before the detection level intersection, and b is the value of the sample (J23) located immediately after the detection level intersection.
検出レベル交点の直ぐ前のサンプルに対する位置31は
次式の関係式で求めることができる。即ち、 tf′/T＝−Ca/I （２） ここに、Caは検出レベル交点の直前のサンプル（J22）
に関連する位相値に相当し、Ｉは２つの連続する位相値
Ｆ間の差を表わす。The position 31 with respect to the sample immediately before the detection level intersection can be obtained by the following relational expression. That is, tf '/ T = -Ca / I (2) where Ca is the sample immediately before the detection level intersection (J22)
, And I represents the difference between two successive phase values F.
位相差の大きさΔＦはつぎの関係式によって求めるこ
とができる。The magnitude ΔF of the phase difference can be obtained by the following relational expression.
ΔＦ＝Ca＋Ｉ・|a/（ａ−ｂ）｜ （３） この位相差の大きさは信号VKLの周波数に無関係であ
る。このことの有利性については後に説明する。ΔF = Ca + I · | a / (ab) | (3) The magnitude of this phase difference is independent of the frequency of the signal VKL . The advantages of this will be explained later.
第３図は本発明によるビット検出回路を示す。このビ
ット検出回路は補間回路２と、位相検出器３と、逐次デ
ジタルフィルタ９と、離散的時間発振器10とから成るデ
ジタルフェーズ・ロック・ループ回路を具えている。解
散時間（ディスクリート−タイム）発振器10はサンプル
と同期して位相ワードを発生する。FIG. 3 shows a bit detection circuit according to the present invention. This bit detection circuit comprises a digital phase locked loop circuit comprising an interpolation circuit 2, a phase detector 3, a sequential digital filter 9, and a discrete time oscillator 10. A discrete-time oscillator 10 generates a phase word in synchronization with the sample.
第４図は離散時間発振器10の一例を示し、これはＮビ
ットのデジタル加算回路40を具えており、この回路の出
力はサンプリングクロック信号clにより制御されるｎビ
ットの並列入力−並列出力レジスタ41に供給する。レジ
スタ41の出力は加算回路40の入力端子の１つに帰還させ
る。さらに、加算回路40にはバス42を介してＩにて示す
デジタル信号を供給する。この加算回路はサンプリング
クロック信号の各パルスに応答して、レジスタ41の出力
信号によって表わされる値を値Ｉに適合させる。レジス
タ41の出力におけるｎ−１最下位ビットを位相検出器３
に供給する。位相検出器３を「２の補数」数値系の数値
を処理すべく構成する場合には、（ｎ−１）番目のビッ
トが位相検出器３に供給される前にこのビットを反転回
路45によって反転させる必要がある。FIG. 4 shows an example of a discrete-time oscillator 10, which comprises an N-bit digital summing circuit 40 whose output is an n-bit parallel input-parallel output register 41 controlled by a sampling clock signal cl. To supply. The output of the register 41 is fed back to one of the input terminals of the adder circuit 40. Further, a digital signal indicated by I is supplied to the addition circuit 40 via the bus 42. The summing circuit adapts the value represented by the output signal of the register 41 to the value I in response to each pulse of the sampling clock signal. The n-1 least significant bit in the output of the register 41 is
To supply. If the phase detector 3 is configured to process "2's complement" numerical values, this bit is inverted by the inverting circuit 45 before the (n-1) th bit is supplied to the phase detector 3. It needs to be inverted.
ｎ−１ビットによって表わされる値を第5b図に時間の
関数として示してある。第5c図はサンプリングクロック
信号を時間の関数として示したものであり、又第5a図は
レジスタ41の出力における最上位ビットの論理値の時間
的変化を示したものである。第５図から明らかなよう
に、最上位ビット（MSB）の論理値が変化する点は常
に、位相値Ｆによって特徴付けられる信号VKLがステッ
プ状の変化をしたことを示している。位相値Ｆを表わす
ｎ−１有意ビットはバス43を介して送出される。ジレス
タ41の出力における最上位ビットの論理値を表わす信号
は信号ライン44を経て送出される。The value represented by the n-1 bits is shown in FIG. 5b as a function of time. FIG. 5c shows the sampling clock signal as a function of time, and FIG. 5a shows the temporal change of the logical value of the most significant bit at the output of register 41. As can be seen from FIG. 5, the point where the logical value of the most significant bit (MSB) changes always indicates that the signal V KL characterized by the phase value F has changed stepwise. The n-1 significant bits representing phase value F are sent out over bus 43. A signal representing the logical value of the most significant bit at the output of the giresta 41 is transmitted over a signal line 44.
第６図は比率tf/Tを求めるための補間回路２の一例を
示す。この補間回路２はサンプリングクロック信号clに
よって制御される２個縦続接続した並列入力−並列出力
レジスタ60及び61を具えている。レジスタ60の並列入力
端子にはバス62を介してサンプルＪを表わすデジタル値
がサンプリングクロック信号clと同期して供給されるた
め、レジスタ60及び61の出力端子には常に２つの連続す
るサンプルＪを表わすデジタル値が得られる。これらの
レジスタ60及び61の出力はメモリ63のアドレス入力端子
に供給され、このメモリは反対符号のサンプルを表わす
２つのデジタル値の各組合せに対して、tf/Tを表わす対
応するデジタル値をルック−アップテーブルの形態で記
憶する。メモリ63のアドレス入力端子に供給される各レ
ジスタからの組合せデジタル値のtf/Tを表わすデジタル
値はメモリ63の並列出力端子及びバス64を経て出力され
る。さらに、レジスタ60に記憶されたサンプル値の符号
（即ち、最上位ビット）を示すレジスタ60の出力端子に
おける信号は信号ライン65を経て送出される。なお、こ
の信号は排他的ORゲート66の入力端子にも供給される。
レジスタ61に記憶されたサンプル値の符号を表わす信号
が前記ゲート66の他方に供給されるため、ORゲート66の
出力信号は常に、サンプル値がレジスタ60及び61に記憶
されるサンプル間に検出レベル交点が存在したか、否か
を示す。排他的ORゲート66の出力信号は信号ライン67を
経て送出される。FIG. 6 shows an example of the interpolation circuit 2 for obtaining the ratio tf / T. This interpolator 2 comprises two cascaded parallel input-parallel output registers 60 and 61 controlled by a sampling clock signal cl. Since a digital value representing the sample J is supplied to the parallel input terminal of the register 60 via the bus 62 in synchronization with the sampling clock signal cl, two consecutive samples J are always supplied to the output terminals of the registers 60 and 61. The resulting digital value is obtained. The outputs of these registers 60 and 61 are provided to an address input terminal of a memory 63 which looks up the corresponding digital value representing tf / T for each combination of two digital values representing the opposite sign sample. -Store in the form of an up-table. A digital value representing the combined digital value tf / T from each register supplied to the address input terminal of the memory 63 is output via the parallel output terminal of the memory 63 and the bus 64. In addition, a signal at the output of register 60 indicating the sign (ie, the most significant bit) of the sample value stored in register 60 is sent out over signal line 65. This signal is also supplied to the input terminal of the exclusive OR gate 66.
Since a signal representing the sign of the sample value stored in the register 61 is supplied to the other of the gates 66, the output signal of the OR gate 66 always has the detection level between the samples whose sample values are stored in the registers 60 and 61. Indicates whether an intersection exists or not. The output signal of the exclusive OR gate 66 is sent out via a signal line 67.
tf/T,I及び位相値Ｆのデジタル値をそれぞれバス67,4
3及び42を介して位相検出器に供給して、関係式（３）
にならって位相差ΔＦを表わすデジタル値を求める。こ
の目的のために位相検出器はtf/Tを表わすデジタル値に
Ｉのデジタル値を乗じる乗算器５を具えている。この乗
算結果をデジタル加算回路６によって位相値Ｆを表わす
デジタル値に加える。この加算演算の結果は、信号ライ
ン67を経て供給されるレジスタ８用の負荷制御信号が、
検出レベル交点が生じたことを示す場合にレジスタ８に
ロードされる。レジスタ８の出力信号は逐次デジタルフ
ィルタ９に供給される。このフィルタによってろ波され
る信号はバス42を経て離散時間発振器10及び位相検出器
３にそれぞれ制御値として供給される値Ｉを表わす。補
間回路２、位相検出器３、フィルタ９及び離散時間発振
器10から成るデジタルフェーズ・ロック・ループ回路の
オープン−ループ伝達関数Hl（Ｚ）はフェーズ・ロック
・ループ制御の特性を特徴付ける。この伝達関数をＺ領
域ではつぎのように表わすことができる。Digital values of tf / T, I and phase value F are transferred to buses 67 and 4 respectively.
Supply to the phase detector via 3 and 42, the relational expression (3)
Then, a digital value representing the phase difference ΔF is obtained. For this purpose, the phase detector comprises a multiplier 5 which multiplies the digital value representing tf / T by the digital value of I. The result of the multiplication is added to the digital value representing the phase value F by the digital addition circuit 6. The result of this addition operation is that the load control signal for register 8 supplied via signal line 67 is
It is loaded into register 8 to indicate that a detection level intersection has occurred. The output signal of the register 8 is sequentially supplied to the digital filter 9. The signal filtered by this filter represents the value I which is supplied as a control value to the discrete time oscillator 10 and the phase detector 3 via the bus 42, respectively. The open-loop transfer function Hl (Z) of the digital phase-locked loop circuit consisting of the interpolator 2, the phase detector 3, the filter 9 and the discrete-time oscillator 10 characterizes the characteristics of the phase-locked loop control. This transfer function can be expressed as follows in the Z region.
Hl（Ｚ）＝Hf（Ｚ）・HO（Ｚ）・Ｋ ここに、 Hf（Ｚ）は逐次デジタルフィルタ９の伝達関数、 HO（Ｚ）は離散時間発振器10の伝達関数、 Ｋは位相検出器３の感度である。Hl (Z) = Hf (Z) ・ HO (Z) ・ K where Hf (Z) is the transfer function of the sequential digital filter 9, HO (Z) is the transfer function of the discrete time oscillator 10, and K is the phase detector A sensitivity of 3.
なお、フィルタ９及び離散時間発振器10の伝達関数
と、位相検出器３の感度Ｋはいずれもデータ信号Vtのビ
ット速度に無関係であるため、ビット速度が変化しても
フェーズ・ロック・ループの制御特性は変わらず、この
ためにループフィルタの伝達関数を適当に選定すること
によって広範囲のビット速度に対して制御特性を最適化
することができるという利点がある。Note that the transfer function of the filter 9 and the discrete time oscillator 10, the sensitivity K of the phase detector 3 is independent of the bit rate of both the data signal V t, even bit rate is changed in the phase-locked loop The control characteristics remain the same, which has the advantage that the control characteristics can be optimized for a wide range of bit rates by appropriately selecting the transfer function of the loop filter.
前述したフェーズ・ロック・ループでは、信号Vtがス
テップ変化を呈する瞬時におけるデータ信号Vtの符号
が、このデータ信号Vtによって表わされる連続ビットの
論理値を表わす。実際上、これらのステップ変化はデー
タ信号Vtのビットセルの中心部を表わす。しかし、信号
VKLの信号値及びデータ信号の信号値は専らサンプリン
グ瞬時にて得られる。しかしながら、ビットの論理値は
信号VKLがステップ変化をする直ぐ後のサンプルの符号
から求めることもできる。しかし、このサンプルの符号
は必ずしも常に信号VKLにおけるステップが変化する瞬
時のデータ信号Vtの符号に相当するとは限らない。第7a
図から明らかなように、参照番号70を付してあるサンプ
ルの符号はステップ変化を生じた瞬時t1におけるデータ
信号の符号とは相違している。実際にはステップ変化部
とサンプル70との間にてデータ信号Vtが検出レベルと交
差している。このような交点は、データ信号Vtが基準レ
ベルと交差する瞬時における信号VKLの信号値h1をステ
ップ変化の直ぐ後のサンプリング瞬時における位相値h2
と比較することによって検出することできる。値h2が値
h1より大きいか、又はそれに等しい場合には、ステップ
変化の直ぐ後のサンプルの符号はステップ変化の瞬時に
おけるデータ信号Vtの符号とは反対となるが、値h2が値
h1よりも小さい場合には、ステップ変化の直ぐ後の符号
はステップ変化の瞬時におけるデータ信号Vtの符号に等
しくなる。このことを第7b図に示してある。従って、検
出ビットの論理値を求めるには、値h1がh2よりも小さい
場合に検出論理値が反転されると言う条件でステップ変
化の直ぐ後のサンプルの符号を常に用いることができ
る。h1の値は位相検出器３によって求められる位相差Δ
Ｆに相当するから、h1とh2とを簡単に比較することがで
きる。第8a図は検出ビットの実行値を示す信号VOを求め
る回路の一例を示し、この回路11aは値h1を値h2と比較
する比較回路80を具えている。前記２つの値を比較する
ために比較回路の２つの入力端子をバス70と71とに結合
させる。値h1に相当するΔＦを表わすデジタル値をバス
70を経て供給する。値h2を表わすレジスタ60の出力信号
はバス71を経て比較回路80に供給する。比較回路80は値
h2がh1よりも大きい場合に論理“1"信号を供給する。こ
の信号を２入力ANDゲート81の一方の入力端子に供給す
る。ANDゲート81の他方の入力端子を信号ライン67に接
続して、値h2が値h1よりも大きい場合に検出レベル交点
の検出後にこのANDゲートの出力端子に論理“1"信号を
発生させるようにする。この出力信号を排他的ORゲート
82に供給する。排他的ORゲート82の他方の入力端子には
レジスタ60に蓄積したサンプル値の符号を表わす論理信
号VO′を供給し、この場合に排他的ORゲート82の出力端
子にはサンプルの符号を表わす論理信号VO′が転送され
る。ANDゲート81の出力信号が論理“1"となり、検出レ
ベル交点が検出される際にh2がh1よりも大きいこと示す
場合にだけ信号VO′が反転形態でゲート82の出力端子に
転送されるため、この排他的ORゲート82の出力端子に現
れる信号は検出ビットの正しい論理値を常に示す。第7a
図及び第7b図に信号VO及びVO′を例示してある。In the above-described phase-locked loop, the sign of the data signal V t at the instant that the signal V t exhibits a step change, represent logic values of consecutive bits represented by the data signal V t. In practice, these steps changes represents the center of the bit cell of the data signal V t. But the signal
The signal value of VKL and the signal value of the data signal are obtained exclusively at the sampling instant. However, the logical value of the bit can also be determined from the sign of the sample immediately after the step change of the signal VKL . However, this code sample is not necessarily always the step in the signal V KL corresponds to the sign of the instantaneous data signal V t changes. 7a
As is apparent from the figure, the sign of the sample denoted by reference numeral 70 is different from the sign of the data signal at the instant t1 when the step change occurs. In practice, the data signal V t intersects the detection level at between step change unit and the sample 70. Such intersection, the phase of the signal value h1 of the signal V KL at the instant that the data signal V t crosses the reference level at the sampling instant immediately following the step change value h2
Can be detected by comparing with The value h2 is the value
h1 is greater than, or is equal to it, but the sign of the sample immediately after the step change is opposite to the sign of the data signal V t at the instant of the step change, the value h2 value
If h1 is smaller than the sign immediately after the step change is equal to the sign of the data signal V t at the instant of the step change. This is illustrated in FIG. 7b. Therefore, to determine the logical value of the detection bit, the sign of the sample immediately after the step change can always be used on condition that the detection logical value is inverted when the value h1 is smaller than h2. The value of h1 is the phase difference Δ obtained by the phase detector 3.
Since it corresponds to F, h1 and h2 can be easily compared. Figure 8a shows an example of a circuit for obtaining a signal V O which indicates the actual value of the detection bit, the circuit 11a is comprises a comparator circuit 80 for comparing the value h1 as the value h2. Two input terminals of a comparison circuit are coupled to buses 70 and 71 for comparing the two values. Bus the digital value representing ΔF corresponding to the value h1
Supply via 70. The output signal of the register 60 representing the value h2 is supplied to the comparison circuit 80 via the bus 71. The comparison circuit 80 has the value
Provide a logical "1" signal if h2 is greater than h1. This signal is supplied to one input terminal of a two-input AND gate 81. The other input terminal of the AND gate 81 is connected to the signal line 67 so that when the value h2 is greater than the value h1, a logic "1" signal is generated at the output terminal of the AND gate after detecting the detection level intersection. I do. Exclusive OR gate for this output signal
Supply to 82. The other input terminal of the exclusive OR gate 82 is supplied with a logic signal V O ′ representing the sign of the sample value stored in the register 60, and the output terminal of the exclusive OR gate 82 represents the sign of the sample. The logic signal V O ′ is transferred. The output signal of the AND gate 81 becomes logic "1", and the signal V O 'is transferred to the output terminal of the gate 82 in an inverted form only when the detection level intersection is detected, indicating that h2 is greater than h1. Therefore, the signal appearing at the output terminal of the exclusive OR gate 82 always indicates the correct logical value of the detection bit. 7a
FIG. 7 and FIG. 7b illustrate the signals V O and V O ′.
第8b図はビットクロック信号cloを取出す回路11bを示
す。レジスタ41の出力端子に現れるデジタル信号の最上
位ビットを表わす信号を信号ライン44を経る回路11bに
供給する。第５図につき既に述べたように、この信号の
論理値は信号VKLのステップが代わる度毎に変化するた
め、２つの連続するサンプリング瞬時における斯る信号
の論理値を比較することによって、これら２つのサンプ
リング瞬時間にて信号VKLがステップ変化を呈するか、
否かを検出することができる。ステップ変化を検出する
ために、回路11bはサンプリングクロク信号clによって
制御されるフリップフロップ83を具えており、これは信
号ライン44を経て供給される信号を１サンプリング期間
Ｔだけ遅延させる。フリップフロップ83の出力端子に現
れる遅延信号及び信号ライン44における信号を排他的OR
ゲート84に供給する。従って、ゲート84の出力信号は信
号VKLにステップ変化が生じたか、否かを常に示す。こ
のゲート84の出力信号を２入力ANDゲート85の一方の入
力端子に供給する。ANDゲート85の他方の入力端子には
サンプリングクロック信号clを供給する。従って、信号
VKLの各ステップ変化の後にはサンプリングクロック信
号clの１個のパルスがANDゲート85の出力端子に転送さ
れる。このANDゲート85の出力信号はビットクロック信
号cloとして仕える。FIG. 8b shows a circuit 11b for extracting the bit clock signal clo. A signal representing the most significant bit of the digital signal appearing at the output terminal of register 41 is supplied to circuit 11b via signal line 44. As already stated per Figure 5, the logic value of this signal is to vary each time the steps of the signal V KL is replaced, by comparing the logical value of two consecutive斯Ru signal at the sampling instant, they Whether the signal V KL exhibits a step change between two sampling instants,
Can be detected. To detect a step change, the circuit 11b comprises a flip-flop 83 controlled by the sampling clock signal cl, which delays the signal provided via the signal line 44 by one sampling period T. Exclusive OR the delayed signal appearing at the output terminal of flip-flop 83 and the signal on signal line 44
Supply to gate 84. Thus, the output signal of gate 84 always indicates whether a step change has occurred in signal VKL . The output signal of the gate 84 is supplied to one input terminal of a two-input AND gate 85. A sampling clock signal cl is supplied to the other input terminal of the AND gate 85. Therefore, the signal
After each step change of V KL , one pulse of the sampling clock signal cl is transferred to the output terminal of the AND gate 85. The output signal of the AND gate 85 serves as a bit clock signal clo.
フェーズ・ロック・ループ回路は不正確な周波数、例
えばビット速度の上又は下側の高周波にロックしないよ
うにするのが望ましい。このような不正確な周波数にロ
ックする可能性は、離散時間発振器10の制御値Ｉを最小
値Iminと最大値Imaxとの間の値に制限することによって
最少とすることができる。実際上、離散時間発振器10の
周波数は制御値Ｉに正比例し、この値Ｉを制限すること
により発振器10の周波数範囲も限定されるようになる。
従って、フェーズ・ロック・ループ回路が上記周波数範
囲以外の周波数にロックされ得なくなる。Preferably, the phase locked loop circuit does not lock to an incorrect frequency, eg, a high frequency above or below the bit rate. The possibility of locking to such an incorrect frequency can be minimized by limiting the control value I of the discrete time oscillator 10 to a value between a minimum value Imin and a maximum value Imax. In practice, the frequency of the discrete-time oscillator 10 is directly proportional to the control value I, and limiting this value I also limits the frequency range of the oscillator 10.
Therefore, the phase locked loop circuit cannot be locked to a frequency outside the above frequency range.
第９図は制御値Ｉを制限する回路を示す。この回路は
フィルタ９の出力端子とバス42との間に配置することが
できる。この回路はフィルタ９の出力信号を下限値Imi
及び上限値Imaxとそれぞれ比較する２個の比較回路90及
び91を具えている。FIG. 9 shows a circuit for limiting the control value I. This circuit can be arranged between the output terminal of the filter 9 and the bus 42. This circuit reduces the output signal of the filter 9 to the lower limit Imi
And two comparison circuits 90 and 91 for comparing with the upper limit value Imax.
制御値制限回路は３チャネル多重回路92も具えてお
り、これにはフィルタ９の出力信号及びImaxとIminを表
わすデジタル値を供給する。多重回路92の制御は、比較
回路90及び91によって行われる比較結果を表わす比較回
路90及び91の出力信号により行う。多重回路92は、フィ
ルタ９の出力信号がImaxよりも大きい旨を比較回路90の
出力信号が示す場合、Imaxを表わすデジタル値が多重回
路92の出力端子に転送されるように構成する。フィルタ
９の出力信号がIminよりも小さい旨を比較回路91の出力
信号が示す場合には、Iminを表わすデジタル値が多重回
路92の出力端子に転送される。他の場合にはフィルタ９
の出力信号が多重回路92の出力端子に転送される。The control value limiting circuit also comprises a three-channel multiplexing circuit 92, which supplies the output signal of the filter 9 and the digital values representing Imax and Imin. The control of the multiplexing circuit 92 is performed by the output signals of the comparison circuits 90 and 91 representing the results of the comparison performed by the comparison circuits 90 and 91. The multiplexing circuit 92 is configured to transfer a digital value representing Imax to the output terminal of the multiplexing circuit 92 when the output signal of the comparing circuit 90 indicates that the output signal of the filter 9 is larger than Imax. When the output signal of the comparison circuit 91 indicates that the output signal of the filter 9 is smaller than Imin, a digital value representing Imin is transferred to the output terminal of the multiplexing circuit 92. Otherwise filter 9
Is transferred to the output terminal of the multiplexing circuit 92.
本発明は上述した例のみに限定されるものではない。
例えば、位相値Ｆと制御値Ｉとの間の関係式の符号が本
例の場合における符号とは反対となる場合には、加算回
路６の代わりに減算回路を用いることができる。さら
に、予定した利得を有する増幅器又は予定の減衰度を呈
する減衰器を離散時間発振器10の出力端子と加算回路６
との間に配置して、例えばフェーズ・ロック・ループの
ループ利得を適合化させることもできる。The invention is not limited to only the examples described above.
For example, when the sign of the relational expression between the phase value F and the control value I is opposite to the sign in the case of this example, a subtraction circuit can be used instead of the addition circuit 6. Further, an amplifier having a predetermined gain or an attenuator having a predetermined attenuation is connected to the output terminal of the discrete time oscillator 10 and the addition circuit 6.
To adapt the loop gain of the phase locked loop, for example.
本発明の要旨は信号値ΔＦが制御値Ｉと値tf/Tとの積
と、値Ｆとの一次結合（線形組合せ）となるようにする
ことにある。The gist of the present invention is to make the signal value ΔF be a linear combination (linear combination) of the product of the control value I and the value tf / T and the value F.
上述したデジタルフェーズ・ロック・ループ回路は、
サンプルＪによって表されるデータ信号が、フェーズ・
ロック・ループがロックできる周波数成分を含むものと
すれば満足に作動する。The digital phase locked loop circuit described above
The data signal represented by sample J
It works satisfactorily if it contains frequency components that the lock loop can lock.
例えば、信号伝送路の不良状態により、入力信号の上
記周波数成分が或る特定の時間間隔の間欠落してしまう
と、離散時間発振器の周波数が極めて迅速にドリフトし
てしまうことが判る。このことは、不良状態をなくなっ
た瞬時でも斯る周波数がループをロックさせる周波数成
分とは極めて相違してしまうと言う欠点になる。この場
合にフェーズ・ロック・ループは再びロックさせる必要
があり、これには比較的長時間かかり、従って情報を不
必要に損失することになる。For example, if the frequency component of the input signal is lost during a certain time interval due to a bad state of the signal transmission path, the frequency of the discrete time oscillator drifts very quickly. This has the disadvantage that even at the moment when the fault condition disappears, such a frequency is very different from the frequency component that locks the loop. In this case, the phase lock loop needs to be locked again, which takes a relatively long time and therefore results in unnecessary loss of information.
斯る離散時間発振器の周波数が迅速に変化する原因に
ついて以下詳細に説明する。位相誤差ΔＦは前述した式
（３）、即ちΔＦ＝Ca＋I|a/（ａ−ｂ）｜にならって位
相検出器３により求められる。この式は２つの項、即ち
項I|a/（ａ−ｂ）｜と、項Caとから成っている。The reason why the frequency of the discrete time oscillator changes rapidly will be described in detail below. The phase error ΔF is obtained by the phase detector 3 according to the equation (3) described above, that is, ΔF = Ca + I | a / (ab) |. This equation consists of two terms, the term I | a / (ab) | and the term Ca.
情報信号における周波数成分位相を表わす項I|a/（ａ
−ｂ）｜は、前記周波数成分が欠落している場合には全
く任意であるため、この項は平均すると０になる。Term I | a / (a representing frequency component phase in information signal
-B) | is completely arbitrary when the frequency component is missing, so that this term is zero on average.
しかし、検出レベル交点の直ぐ前のサンプリング瞬時
における離散時間発振器の出力値を表わす値Caの平均値
は０とする必要はない。However, the average value of the value Ca representing the output value of the discrete time oscillator at the sampling instant immediately before the detection level intersection does not need to be zero.
入力信号の周波数成分が欠落する場合にはCaの平均値
が離散時間発振器の出力信号の平均値に等しくなる。そ
こで、離散時間発振器の周波数fDTOはつぎのような関係
にあると想定される。即ち、 fDTO＝N/M・サンプリング速度 ここにＮ及びＭは整数である。When the frequency component of the input signal is missing, the average value of Ca becomes equal to the average value of the output signal of the discrete time oscillator. Therefore, it is assumed that the frequency fDTO of the discrete time oscillator has the following relationship. That is, fDTO = N / M · sampling speed where N and M are integers.
この場合に離散時間発振器は全範囲をＭ個のサンプル
で正確にＮ回トラバースする。In this case, the discrete-time oscillator traverses the entire range exactly M times with M samples.
第10図はＮが１で、Ｍが３の場合における離散時間発
振器の１周期内の３つの連続する値F1,F2及びF3を示
す。第３図に示した状況では離散時間発振器の出力の平
均値が０にならないこと明らかである。これがため、デ
ータ信号の周波数ΔＦの平均値も０にならないため、離
散時間発振器の周波数はドリフトし、フェーズ・ロック
・ループは離散時間発振器の周波数の適合化によってΔ
Ｆの平均値を０に戻すべく作用する。FIG. 10 shows three successive values F1, F2 and F3 in one cycle of the discrete time oscillator when N is 1 and M is 3. In the situation shown in FIG. 3, it is apparent that the average value of the output of the discrete time oscillator does not become zero. As a result, since the average value of the frequency ΔF of the data signal does not become zero, the frequency of the discrete-time oscillator drifts, and the phase-locked loop becomes ΔΔ by adapting the frequency of the discrete-time oscillator.
It acts to return the average value of F to zero.
上述したような不所望な制御作用は、平均位相誤差が
ほぼ０となるように位相検出器の位相特性を適合させる
ことによってなくすことができる。これは加算回路６の
出力端子とループファイルとの間に次式の関係にある非
線形伝達関数ｆ（ΔＦ）を有する補正回路100（第11図
参照）を用いることによって極めて簡単に達成すること
ができる。The undesirable control action described above can be eliminated by adapting the phase characteristics of the phase detector so that the average phase error is approximately zero. This can be achieved very simply by using a correction circuit 100 (see FIG. 11) having a non-linear transfer function f (ΔF) between the output terminal of the adder circuit 6 and the loop file as it can.
及び なお、ここにｆ′はΔｆに対するｆの導関数である。 as well as Here, f ′ is a derivative of f with respect to Δf.
上記要件は次式によって満たされる。 The above requirement is satisfied by the following equation.
ｆ（ΔＦ）＝sin（ΔＦ） （６） 第12図は上式（６）の特性図である。補正回路100
は、例えば関数ｆ（ΔＦ）をルック−アップテーブルの
形態で記憶し、且つアドレス入力を位相検出器３の出力
端子に結合させるデジタルメモリによって極めて簡単に
実現することができる。f (ΔF) = sin (ΔF) (6) FIG. 12 is a characteristic diagram of the above equation (6). Correction circuit 100
Can be realized very simply by a digital memory, for example, storing the function f (ΔF) in the form of a look-up table and coupling the address input to the output terminal of the phase detector 3.
このようなメモリ形態の補正回路では関数ｆ（ΔＦ）
を量子化誤差の結果として正確に近似させることができ
ないことは明らかである。しかしこのことは、量子化誤
差が十分に小さくて、離散時間発振器器の周波数におけ
る不所望なドリフが容認できる最小値にまで低下する場
合には問題にならない。In such a memory type correction circuit, the function f (ΔF)
Obviously, cannot be approximated exactly as a result of the quantization error. However, this is not a problem if the quantization error is small enough that the unwanted drift at the frequency of the discrete time oscillator drops to an acceptable minimum.
本発明を「ハード−ワイヤード」回路として図示した
が、本発明による回路はプログラム可能回路によっても
実現し得ることは明らかである。Although the invention has been illustrated as a "hard-wired" circuit, it is clear that the circuit according to the invention can also be realized by a programmable circuit.
第1a〜1e、第２、第５及び第7a,第7b図はビット検出回
路に発生する多数の信号を時間の関数としてそれぞれ示
す信号波形図、 第３図は本発明によるビット検出回路の一例を示すブロ
ック図、 第４図はビット検出回路に使用する離散時間発振器の一
例を示すブロック図、 第６図はビット検出回路用の補間回路の一例を示すブロ
ック図、 第8a及び第8b図は検出ビットの論理値を表わす信号及び
ビットクロック信号をそれぞれ取出す回路を示すブッロ
ク図、 第９図は離散時間発振器器の制御値を制限する回路を示
すブロック図、 第10図はフェーズ・ロック・ループ回路の他の例におけ
る離散時間発振器の１周期内に発生する信号波形図、 第11図はフェーズ・ロック・ループ回路の変形例を示す
ブロック図、 第12図は第11図の回路に用いる補正回路の非線形伝達関
数ｆ（ΔＦ）の特性図である。 J1〜J20……サンプル、Vt……帯域制限データ信号 Vref……検出レベル、F1〜F20……位相値 VKL……周期性信号、clo……ビットクロック信号 cl……サンプリングクロック信号 ２……補間回路、３……位相検出器 ５……乗算器、６……デジタル加算回路 ８……レジスタ ９……逐次デジタルフィルタ 10……離散時間発振器 11（a,b）……論理値信号及びビットクロック信号抽出
回路 40……デジタル加算回路 41……並列入力−並列出力レジスタ 45……反転回路 60,61……並列入力−並列出力レジスタ 63……メモリ、66……排他的ORゲート 80……比較回路、81,85……ANDゲート 82,84……排他的ORゲート 83……フリップフロップ、90,91……比較回路 92……多重回路、100……補正回路1a to 1e, 2nd, 5th, 7a, and 7b are signal waveform diagrams each showing a number of signals generated in a bit detection circuit as a function of time, and FIG. 3 is an example of a bit detection circuit according to the present invention. FIG. 4 is a block diagram showing an example of a discrete-time oscillator used in a bit detection circuit. FIG. 6 is a block diagram showing an example of an interpolation circuit for a bit detection circuit. FIGS. 8a and 8b are FIG. 9 is a block diagram showing a circuit for extracting a signal representing a logical value of a detection bit and a bit clock signal, FIG. 9 is a block diagram showing a circuit for limiting a control value of a discrete time oscillator, and FIG. 10 is a phase locked loop. FIG. 11 is a block diagram showing a modified example of the phase-locked loop circuit, and FIG. 12 is a correction diagram used in the circuit of FIG. 11; Circuit It is a characteristic diagram of a linear transfer function f ([Delta] F). J1~J20 ...... sample, V t ...... bandlimited data signal V ref ...... detection level, F1~F20 ...... phase value V KL ...... periodic signals, clo ...... bit clock signal cl ...... sampling clock signal 2 ... Interpolation circuit, 3 ... Phase detector 5 ... Multiplier, 6 ... Digital addition circuit 8 ... Register 9 ... Sequential digital filter 10 ... Discrete time oscillator 11 (a, b) ... Logic signal And bit clock signal extraction circuit 40 ... Digital addition circuit 41 ... Parallel input-parallel output register 45 ... Inversion circuit 60,61 ... Parallel input-parallel output register 63 ... Memory, 66 ... Exclusive OR gate 80 …… Comparison circuit, 81,85… AND gate 82,84 …… Exclusive OR gate 83 …… Flip-flop, 90,91 …… Comparison circuit 92 …… Multiple circuit, 100 …… Correction circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドゥアルド・フェルディナンド・ステ ィクフォールト オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (56)参考文献 特開 昭59−92410（ＪＰ，Ａ) 特開 昭63−261577（ＪＰ，Ａ) 特開 昭55−46627（ＪＰ，Ａ) 欧州特許出願公開241974（ＥＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Eduard Ferdinand Steigfort 5621 Behr Eindow Fen-Frunewawswech 1 Netherlands (56) References JP-A-59-92410 (JP, A) JP-A-63-63 261577 (JP, A) JP-A-55-46627 (JP, A) European Patent Application Publication 241974 (EP, A)
Claims (10)
ルから対応するサンプリング瞬時におけるデータ信号の
位相を求めるフェーズ・ロック・ループ回路であって、
該回路が、２つの一定の限定値間にて或る制御値に比例
する周波数で時間のほぼ一次関数として変化する周期性
信号を特徴付ける一連の位相値を前記サンプルと同期し
て発生する信号発生手段と、前記位相値及びサンプルか
ら、前記データ信号が或る検出レベルと交差する瞬時を
表わすと共に前記サンプルによって規定される補間値と
前記位相値との差を示す差分値を求める位相比較手段
と、前記位相値によって示される位相がデータ信号の実
際の位相にほぼ等しく維持されるように前記信号発生手
段を前記差分値に応じて制御する制御手段とを具えてい
るフェーズ・ロック・ループ回路において、前記位相比
較手段が前記差分値として、前記補間値と制御値との積
と、前記位相値との一次結合をほぼ示す値を求めるべく
構成され、前記制御手段が、斯くして求めた差分値に応
じて前記制御値に適合すべく構成されるようにしたこと
を特徴とするフェーズ・ロック・ループ回路。A phase locked loop circuit for determining the phase of a data signal at a corresponding sampling instant from a series of samples of a band limited data signal, the phase locked loop circuit comprising:
A signal generator for synchronizing with said sample a series of phase values characterizing a periodic signal varying as a substantially linear function of time between two fixed limits at a frequency proportional to a control value; Means for comparing the phase value and the sample to obtain a difference value indicating an instant at which the data signal crosses a certain detection level and indicating a difference between an interpolation value defined by the sample and the phase value. Control means for controlling said signal generating means in response to said difference value such that the phase indicated by said phase value is maintained substantially equal to the actual phase of the data signal. The phase comparison means is configured to obtain, as the difference value, a value substantially indicating a linear combination of the product of the interpolation value and the control value and the phase value; Stage, thus to phase lock loop circuit, characterized in that it has to be configured to conform to the control value according to the difference value obtained.
を、前記制御値に前記補間値を乗じる乗算器と、該乗算
結果と前記位相値との一次結合を求める加算回路とによ
って構成したことを特徴とする請求項１に記載の回路。2. The apparatus according to claim 1, wherein said phase comparing means for obtaining a correction value comprises a multiplier for multiplying said control value by said interpolation value, and an adding circuit for obtaining a linear combination of said multiplication result and said phase value. The circuit according to claim 1, wherein:
リングロック信号と同期して制御される逐次フィルタを
設けたことを特徴とする請求項１に記載の回路。3. The circuit according to claim 1, wherein said control means for adapting said control value is provided with a sequential filter controlled in synchronization with a sampling lock signal.
に位置する値に制御値を制限する手段を設け、前記第３
及び第４の制限値が前記位相値によって特徴付けられる
周期性信号の最小と最大の許容周波数にそれぞれ対応す
るようにしたことを特徴とする請求項１〜３のいずれか
に記載の回路。4. The apparatus according to claim 3, wherein said control means includes means for limiting a control value to a value located between a third and a fourth limit value.
4. The circuit according to claim 1, wherein the fourth limit value corresponds to a minimum and a maximum allowable frequency of the periodic signal characterized by the phase value.
差分値ΔＦを補正する補正回路を具え、補正差分値ΔF*
と元の差分値との間の関係ｆが次式、即ち 及び の関係にあり、ここにｋ及びＮは整数とし、ｆ′はΔＦ
に対するｆの導関数としたことを特徴とする請求項１〜
４のいずれかに記載の回路。5. A phase locked loop circuit comprising a correction circuit for correcting the difference value ΔF, wherein the correction difference value ΔF *
And the relationship f between the original difference value is as well as Where k and N are integers, and f ′ is ΔF
3. The derivative of f with respect to
5. The circuit according to any one of 4.
とを特徴とする請求項５に記載の回路。6. The circuit according to claim 5, wherein said relational expression is a sine function.
該メモリに前記関係式ｆをルック−アップテーブルとし
て記憶させることを特徴とする請求項５又は６のいずれ
かに記載の回路。7. The correction circuit comprises a digital memory,
7. The circuit according to claim 5, wherein the relational expression f is stored in the memory as a look-up table.
信号に変換するビット検出回路であって、請求項１〜７
のいずれかに記載の回路及びサンプル値と位相値とから
ビットセルの論理値を求める回路を具えていることを特
徴とするビット検出回路。8. A bit detection circuit for converting a series of samples into a binary signal comprising bit cells.
A bit detection circuit comprising: the circuit according to any one of the above, and a circuit that obtains a logical value of a bit cell from a sample value and a phase value.
制御値によってサンプリングクロック信号と同期させる
デジタル加算回路を具え、ｎ−１最下位ビットが位相値
を表わし、且つビット検出回路が前記加算値の最上位ビ
ットの論理値の変化に応答して２進信号と同期するビッ
トクロック信号のクロックパルスを発生する手段を具え
ていることを特徴とする請求項８に記載のビット検出回
路。9. A signal generating means comprising a digital adding circuit for synchronizing an n-bit added value with a sampling clock signal by said control value, wherein n-1 least significant bits represent a phase value, and said bit detecting circuit comprises 9. The bit detection circuit according to claim 8, further comprising means for generating a clock pulse of a bit clock signal synchronized with the binary signal in response to a change in the logical value of the most significant bit of the addition value.
発生する瞬時におけるサンプルの符号からビットセルの
論理値を求める手段と、検出レベル交点の直ぐ後に発生
する位相値を差分値と比較する比較手段と、該比較結果
に応じて関連するビットセルの理論値を反転させる反転
手段とを具えていることを特徴とする請求項９に記載の
ビット検出回路。10. A means for obtaining a logical value of a bit cell from a sign of a sample at the moment when a clock pulse of a bit clock signal is generated, a comparing means for comparing a phase value generated immediately after a detection level intersection with a difference value, 10. The bit detection circuit according to claim 9, further comprising inverting means for inverting a theoretical value of an associated bit cell according to a result of the comparison.
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