KR100288483B1 - Finite impulse response filter of digital vcr - Google Patents

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Abstract

PURPOSE: A finite impulse response filter of a digital VCR is provided to simplify the configuration of the filter and increase the operation speed of the filter by replacing a multiplier having a complicated configuration with a multiplexer. CONSTITUTION: A finite impulse response filter of a digital VCR includes an inversion unit(200) for inverting a coefficient value of a decision feedback equalizer, and a multiplexer(210) for receiving '0' value, the coefficient value of the decision feedback equalizer and the inverted value to selectively output the values according to digital values of a data stream. The finite impulse response filter further includes the first adder(220) for adding up outputs of the multiplexer, the second adder(230) for adding up most significant bits of the digital values, and the third adder(240) for adding up the outputs of the first and second adders.

Description

디지탈 브이씨알의 유한 임펄스 응답 필터(Finite Impulse Response Filter for a Digital VCR)Finite Impulse Response Filter for a Digital VCR

본 발명은 디지탈 브이씨알(Digital VCR)에 관한 것으로, 특히 결정 궤환 등화기(Decision Feedback Equalizer)의 계수값을 업데이트하기 위한 유한 임펄스 응답 필터(Finite Impulse Response Filter)의 하드웨어적 구조를 간략화 시키도록 한 디지탈 브이씨알의 유한 임펄스 응답 필터에 관한 것이다.The present invention relates to a digital VCR, and in particular, to simplify the hardware structure of a finite impulse response filter for updating coefficient values of a decision feedback equalizer. A digital impulse response filter.

종래의 유한 임펄스 응답 필터의 구조는 도 1 에 도시된 바와같이, 쉬프트 레지스터(도시하지 않음)로부터 쉬프트되어 입력되는 기록 및 재생을 위한 데이터열의 디지털 값( ak1,...ak8 )과 그 데이터열의 디지털 값의 각각에 대한 업데이된 결정궤환 등화기의 계수값( bk1,...,bk8 )을 인가받아 이를 곱하는 다수의 곱셈기로 구성된 곱셈부(100); 상기 곱셈부(100)의 출력( ck1,...ck8 )을 인가받아 이 각각을 더하여 출력하는 덧셈기(110)로 구성된다.The structure of a conventional finite impulse response filter is shown in FIG. a k1 , ... a k8 ) And the coefficient value of the updated decision feedback equalizer for each of the digital values of the data string b k1 , ..., b k8 A multiplier 100 comprising a plurality of multipliers multiplying the multipliers; Output of the multiplier 100 c k1 , ... c k8 It is composed of an adder 110 is applied to receive each of the add).

이를 상세히 설명하면 다음과 같다.This will be described in detail as follows.

먼저, 쉬프트 레지스터(미도시)에 의해 쉬프트되어 곱셈부(100)로 입력되는 데이터열의 디지털값( ak1,...ak8 )은 각각 2비트로 표현된다.First, a digital value of a data string shifted by a shift register (not shown) and input to the multiplier 100 ( a k1 , ... a k8 Are each represented by 2 bits.

이는 기록되거나 재생되는 데이터가 3상태 즉, '1', '0', '-1'의 값을 가지므로 2비트로 표현가능하기 때문이다.This is because the data to be recorded or reproduced has three states, that is, '1', '0', and '-1', so that it can be represented by two bits.

상기 곱셈부(100)는 이 데이터열의 디지털값( ak1,...ak8 )을 인가받아 계수 업데이트부(120)로부터 출력되는 업데이트된 결정 궤환 등화기의 계수값( bk1,...,bk8 )과 곱셈을 행하게 되는데, ak1 은 bk1 과, ak2 는 bk2 와, ... , ak8 은 bk8 과 곱하게 됨으로써 그 각각에 대한 곱셈 결과( ck1,...ck8 )를 출력하게 된다.The multiplication unit 100 is a digital value of this data string ( a k1 , ... a k8 ) Is applied to the coefficient value of the updated decision feedback equalizer output from the coefficient updater 120 ( b k1 , ..., b k8 Multiplication with) a k1 silver b k1 and, a k2 Is b k2 Wow, ... , a k8 silver b k8 By multiplying by the product c k1 , ... c k8 ) Will be printed.

상기 곱셈 결과( ck1,...ck8 )는 덧셈기(110)에 입력되어 더하여 짐으로써 최종적인 결정 궤환 등화기의 출력(OUT)이된다.The multiplication result ( c k1 , ... c k8 ) Is input to the adder 110 and added to become the output OUT of the final decision feedback equalizer.

이와같은 유한 임펄스 응답 필터의 경우 입력되는 데이터의 디지털값의 개수에 따라 곱셈기의 개수가 설정되어 있게된다.In the case of such a finite impulse response filter, the number of multipliers is set according to the number of digital values of input data.

그런데, 이 덧셈기는 그 구조가 복잡하여 하드웨어적으로 그 크기가 크고, 또한 연산속도도 그만큼 떨어지게 되므로 등화기의 성능을 그만큼 저하시키는 문제점이 있다.However, this adder has a problem in that the structure of the adder is complicated, the size of the hardware is large, and the operation speed is also reduced.

따라서, 상기 문제점을 개선하기 위해 본 발명은, 곱셈기 대신 멀티플렉서를 이용하여 하드웨어의 구조를 간략화하고, 이로인한 연산속도도 중가시키기 위한 디지털 브이씨알의 유한 임펄스 응답 필터를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a finite impulse response filter of digital VRL to simplify the structure of hardware by using a multiplexer instead of a multiplier and to increase the operation speed.

이와같은 목적을 달성하기 위한 본 발명 디지털 브이씨알의 유한 임펄스 응답 필터는 도 2 에 도시한 바와같이, 결정궤환 등화기의 계수값( bk1,...,bk8 )을 반전시키는 반전부(200); '0'의 값 및 결정궤환 등화기의 계수값( bk1,...,bk8 )과 상기 결정궤환 등화기 계수값의 반전된 값을 인가받아 데이터열의 디지털값 ((ak1(1),ak1(2)),,...,((ak8(1),ak8(2)) 에 의해 선택적으로 출력( ck1,...ck8 )하는 멀티플랙서부(210); 상기 멀티플렉서부(210)의 출력을 인가받아 이 각각을 더하여 출력하는 제 1 덧셈기(220); 상기 데이터열의 디지털값 ((ak1(1),ak1(2)),,...,((ak8(1),ak8(2)) 중에서 최상위 비트 (ak1,...,ak8) 만을 더하여 출력하는 제 2 덧셈기(230); 상기 제 1 덧셈기(220)의 출력 및 제 2 덧셈기(230)의 출력을 인가받아 이를 더하여 출력(OUT)는 제 3 덧셈기(240)로 구성됨을 특징으로 한다.The finite impulse response filter of the present invention digital BC to achieve the above object, as shown in Figure 2, the coefficient value of the crystal feedback equalizer ( b k1 , ..., b k8 Inverting unit 200 for inverting (); The value of '0' and the coefficient value of the decision feedback equalizer ( b k1 , ..., b k8 ) And the inverted value of the decision feedback equalizer coefficient value, ((a k1 (1), a k1 (2)) ,, ..., ((a k8 (1), a k8 (2)) Selectively output by c k1 , ... c k8 A multiplexer unit 210; A first adder 220 which receives an output of the multiplexer unit 210 and adds each of the outputs; Digital value of the data string ((a k1 (1), a k1 (2)) ,, ..., ((a k8 (1), a k8 (2)) Most significant bit (a k1 , ..., a k8 ) A second adder 230 for adding and outputting only the bay; The output of the first adder 220 and the output of the second adder 230 are applied thereto, and the output OUT is configured as a third adder 240.

도 1 은 일반적인 디지털 브이씨알의 FIR 필터의 구조도.1 is a structural diagram of a typical digital VIR FIR filter.

도 2 는 본 발명에 의한 디지털 브이씨알의 FIR 필터의 구조도.2 is a structural diagram of a digital VR FIR filter according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200 : 반전부 210 : 멀티플렉서부200: inversion unit 210: multiplexer unit

220,230,240 : 덧셈기220,230,240: adder

이와같이 구성된 본 발명 디지털 브이씨알의 유한 임펄스 응답 필터를 첨부한 도면을 참조하여 상세히 설명한다.The finite impulse response filter of the present invention digital VRL configured as described above will be described in detail with reference to the accompanying drawings.

먼저, 멀티플렉서부(210)의 각 멀티플렉서(MUX1,...,MUX8)에는 '0'의 값, 결정궤환 등화기의 계수값( bk1,...,bk8 ), 그리고 반전부(200)에 의해 그 결정궤환 등화기의 계수값( bk1,...,bk8 )의 반전된 값이 각각 입력된다.First, each multiplexer (MUX1, ..., MUX8) of the multiplexer unit 210 has a value of '0', the coefficient value of the decision feedback equalizer ( b k1 , ..., b k8 ) And the coefficient value of the decision feedback equalizer by the inversion unit 200 ( b k1 , ..., b k8 Inverted values of) are input respectively.

이 입력값들은 데이터열의 디지털값 ((ak1(1),ak1(2)),,...,((ak8(1),ak8(2)) 에 의해 선택적으로 출력되는데, 이때 상기 데이터열의 디지털값 ((ak1(1),ak1(2)),,...,((ak8(1),ak8(2)) 들은 각각 3상태 즉, '1', '0', '-1'의 값을 가지므로 2비트로 표현될 수 있다.These inputs are the digital values of the data string ((a k1 (1), a k1 (2)) ,, ..., ((a k8 (1), a k8 (2)) Optionally output by the digital value of the data string ((a k1 (1), a k1 (2)) ,, ..., ((a k8 (1), a k8 (2)) They can be represented by 2 bits because they have three states, that is, '1', '0', and '-1'.

즉, '1'은 '01'로, '0'은 '00'으로, '-1'은 '11'로 각각 표현이 가능하다.That is, '1' can be represented as '01', '0' as '00', and '-1' as '11'.

따라서, 이 2비트로 표현된 값중 상위 1비트는 데이터열의 디지털 값( ak1(1),ak2(1),...,ak8(1) )으로 인가되고, 반면에 하위 1비트는 ( ak1(2),ak2(2),....ak8(2) )로 인가된다.Therefore, the upper 1 bit of the value represented by these 2 bits is the digital value of the data string ( a k1 (1), a k2 (1), ..., a k8 (1) ), While the lower 1 bit is ( a k1 (2), a k2 (2), ... a k8 (2) Is applied.

따라서, 상기 각각의 멀티플랙서(MUX1,...,MUX8)에 인가되는 데이터열의 디지털값 ((ak1(1),ak1(2)),,...,((ak8(1),ak8(2)) 이 '01'이라면 즉, 기록 또는 재생하기 위한 디지털값의 상태가 '1'이라면 결정궤환 등화기의 계수값( bk1,...,bk8 )이 선택된다.Accordingly, the digital value of the data string applied to each of the multiplexers MUX1, ..., MUX8. ((a k1 (1), a k1 (2)) ,, ..., ((a k8 (1), a k8 (2)) Is '01', that is, if the state of the digital value for recording or playback is '1', the coefficient value of the decision feedback equalizer ( b k1 , ..., b k8 ) Is selected.

만일 데이터열의 디지털값 ((ak1(1),ak1(2)),,...,((ak8(1),ak8(2)) 이 '00'이라면 즉, 기록 또는 재생하기 위한 디지털값의 상태가 '0'이라면 '0'의 값이 선택될 것이다.If digital value of data string ((a k1 (1), a k1 (2)) ,, ..., ((a k8 (1), a k8 (2)) If '00', that is, if the state of the digital value for recording or reproduction is '0', the value of '0' will be selected.

또한, 데이터열의 디지털값 ((ak1(1),ak1(2)),,...,((ak8(1),ak8(2)) 이 '11'이라면 즉, 기록 또는 재생하기 위한 디지털값의 상태가 '-1'이라면 반전부(200)에 의해 결정 궤환 등화기 계수값( bk1,...,bk8 )의 반전된 값이 선택될 것이다.In addition, the digital value of the data string ((a k1 (1), a k1 (2)) ,, ..., ((a k8 (1), a k8 (2)) Is 11, that is, if the state of the digital value for recording or reproducing is '-1', the inversion unit 200 determines the feedback feedback equalizer coefficient value ( b k1 , ..., b k8 The inverted value of) will be selected.

이때, 상기 결정 궤환 등화기 계수값의 반전된 값 즉, ( -bk1,...,-bk8 )을 2진 보수(2's compliment)에 의해 연산을 행한다면 !( -bk1,...,-bk8 ) + 1과 같다.In this case, the inverted value of the decision feedback equalizer coefficient value, that is, ( -b k1 , ...,-b k8 ) Can be computed using 2's compliment. -b k1 , ...,-b k8 ) + 1

따라서, 이의 관계에 의해 상기 데이터열의 디지털값 ((ak1(1),ak1(2)),,...,((ak8(1),ak8(2)) × 결정 궤환 등화기의 계수값( bk1,...,bk8 )을 표현하면 다음과 같다.Therefore, the digital value of the data string by this relationship ((a k1 (1), a k1 (2)) ,, ..., ((a k8 (1), a k8 (2)) × coefficient value of the crystal feedback equalizer ( b k1 , ..., b k8 ) Is as follows.

((ak1(1),ak1(2)),,...,((ak8(1),ak8(2)) = '01' 일 때 ( bk1,...,bk8 ), ((a k1 (1), a k1 (2)) ,, ..., ((a k8 (1), a k8 (2)) = '01' ( b k1 , ..., b k8 ),

((ak1(1),ak1(2)),,...,((ak8(1),ak8(2)) = '00' 일 때 '0', ((a k1 (1), a k1 (2)) ,, ..., ((a k8 (1), a k8 (2)) = '0' when '00',

((ak1(1),ak1(2)),,...,((ak8(1),ak8(2)) = '11' 일 때 ( bk1,...,bk8 ) + 1이 출력된다. ((a k1 (1), a k1 (2)) ,, ..., ((a k8 (1), a k8 (2)) = '11' ( b k1 , ..., b k8 ) + 1 is printed.

이때, ( bk1,...,bk8 ) + 1의 '1'은 제 2 덧셈기(230)에서 계산되는데, 상기 제 2 덧셈기(230)는 상기 ((ak1(1),ak1(2)),,...,((ak8(1),ak8(2)) 의 최상위 비트가 '1'일 경우에만 덧셈을 행하여 출력한다.At this time, ( b k1 , ..., b k8 '1' of +1 is calculated by the second adder 230, and the second adder 230 is ((a k1 (1), a k1 (2)) ,, ..., ((a k8 (1), a k8 (2)) Only when the most significant bit of is '1' is added and output.

즉, 멀티플렉서부(210)에서 결정 궤환 등화기 계수값( bk1,...,bk8 )의 반전된 값이 선택될 경우에만 최상위 비트를 더하게 되는 것이다.That is, the multiplexer unit 210 determines the decision feedback equalizer coefficient value ( b k1 , ..., b k8 Only when the inverted value of) is selected, the most significant bit is added.

따라서, 제 1 덧셈기(220)는 상기 멀티플렉서부(210)의 출력( ck1,...ck8 )을 더하여 출력하게 되고, 제 3 덧셈기(240)는 상기 제 1 덧셈기(220)의 출력 및 제 2 덧셈기(230)의 출력을 더함으로써 상기 데이터열의 디지털값 ((ak1(1),ak1(2)),,...,((ak8(1),ak8(2)) × 결정궤환 등화기의 계수값( bk1,...,bk8 )을 만족하는 결과를 출력(OUT)하게 되는 것이다.Accordingly, the first adder 220 outputs the output of the multiplexer 210. c k1 , ... c k8 ), And the third adder 240 adds the output of the first adder 220 and the output of the second adder 230 to output the digital value of the data string. ((a k1 (1), a k1 (2)) ,, ..., ((a k8 (1), a k8 (2)) × coefficient of decision feedback equalizer ( b k1 , ..., b k8 Will output the result satisfying ().

이와같이 본 발명은 결정 궤환 등화기의 계수값을 업데이트하기 위한 유한 임펄스 응답 필터를 구조가 복잡한 곱셈기를 쓰지않고 멀티플렉서로 대체함으로써 필터의 구조를 간략화시킴과 아울러 연산 속도를 중가시키는 효과가 있다.As such, the present invention simplifies the structure of the filter and increases the computation speed by replacing the finite impulse response filter for updating the coefficient value of the decision feedback equalizer with a multiplexer without using a complex multiplier.

Claims (1)

결정궤환 등화기의 계수값을 반전시키는 반전부;An inversion unit for inverting the coefficient value of the crystal feedback equalizer; '0'의 값 및 결정궤환 등화기의 계수값과 상기 계수값의 반전된 값을 인가받아 데이터열의 디지털값에 의해 선택적으로 출력하는 멀티플렉서부;A multiplexer unit receiving a value of '0', a coefficient value of the decision feedback equalizer, and an inverted value of the coefficient value, and selectively outputting the digital value of the data string by receiving the value of the coefficient; 상기 멀티플렉서부의 출력을 인가받아 이 각각을 더하여 출력하는 제 1 덧셈기;A first adder that receives an output of the multiplexer unit and adds each of the multiplexers to output the multiplexer unit; 상기 데이터열의 디지털값중에서 최상위 비트만을 더하여 출력하는 제 2 덧셈기;A second adder for adding and outputting only the most significant bit of the digital values of the data string; 상기 제 1 덧셈기의 출력 및 제 2 덧셈기의 출력을 인가받아 이를 더하여 출력하는 제 3 덧셈기로 구성됨을 특징으로 하는 디지탈 브이씨알의 유한 임펄스 응답 필터.And a third adder which receives an output of the first adder and an output of the second adder, and adds the output of the first adder.
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* Cited by examiner, † Cited by third party
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KR19980045005A (en) * 1996-12-09 1998-09-15 양승택 Baseband Multichannel Finite Impulse Response Filter

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