KR100285431B1

KR100285431B1 - Horizontal synchronizing signal generator

Info

Publication number: KR100285431B1
Application number: KR1019980007165A
Authority: KR
Inventors: 김명환
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1998-03-04
Filing date: 1998-03-04
Publication date: 2001-04-02
Also published as: KR19990073912A

Abstract

PURPOSE: A device for generating a horizontal synchronization signal is provided to generate horizontal synchronization signals required for double scan by a simple logic construction, thereby removing the necessity to design any additional ASIC chips and the limitation of IC chip selection for the horizontal synchronization signal generation. CONSTITUTION: A device for generating a horizontal synchronization signal includes a synchronizing type counter for frequency demultiplying a chrominance subscarrier wave, an n-bit resister for clocking an input interlace horizontal synchronization signal according to an output signal of the counter, and a gate element for exclusively logic AND of a plurality of signals among output signals of the n-bit resister to control an output signal duty of the counter for outputting a double scan horizontal synchronization signal.

Description

Horizontal Synchronization Signal Generator {HORIZONTAL SYNCHRONIZING SIGNAL GENERATOR}

본 발명은 텔레비젼 수상기의 수평동기신호 발생기에 관한 것으로, 특히 인터레이스(interlace)방식의 신호를 더블 스캔신호로 전환 시 요구되는 수평동기신호를 발생하기 위한 수평동기신호 발생기에 관한 것이다.The present invention relates to a horizontal synchronous signal generator for a television receiver, and more particularly, to a horizontal synchronous signal generator for generating a horizontal synchronous signal required for converting an interlace signal into a double scan signal.

현재의 텔레비젼 방식에서는 일정한 주사선 수에 대해서 매초의 프레임 수를 증가시키지 않고 플리커(화면의 떨림) 현상을 감소시키기 위해 화상을 1선마다 주사하는 인터레이스 주사방식을 사용하고 있다. 그러나 인터레이스 방식에 의해 주사된 화면을 근접 시청하는 경우에는 역시 플리커현상 및 수직 해상도의 저하 현상이 나타나게 된다. 이를 해결하고자 제안된 것이 바로 더블 스캔(double scan)방식이다. 더블 스캔방식에서는 31.468KHz의 수평 주사 주파수와 60Hz의 수직 주사 주파수가 사용된다. 즉, 더블 스캔방식에서 사용되는 수평 주사 주파수(31.468KHz)는 인터레이스 방식에서 사용되는 수평 주사 주파수(=15.734KHz : 이하 ″인터레이스 수평동기신호″라 함)의 2배가 되며, 주사 타이밍을 맞추기 위한 수평동기신호() 역시 인터레이스 방식에서 사용되는 수평동기신호의 2배의 주파수를 가져야 한다. 이에 따라 종래에는 더블 스캔 구현을 위해 2신호가 발생되는 IC-라인 업을(line-up)을 가져가든지, 수평동기신호 발생기를 에이직(ASIC)화 하여 더블 스캔을 구현하였기 때문에, IC선정의 제약 및 별도의 에이직 칩을 설계하여야 하는 문제점이 있었다.In the current television system, an interlaced scanning method is used in which an image is scanned line by line in order to reduce flicker (screen shake) without increasing the number of frames per second for a certain number of lines. However, when the screen scanned by the interlacing method is closely viewed, the flicker phenomenon and the deterioration of the vertical resolution also appear. The proposed solution to this problem is the double scan method. In the double scan method, a horizontal scan frequency of 31.468 KHz and a vertical scan frequency of 60 Hz are used. That is, the horizontal scan frequency (31.468 KHz) used in the double scan method is the horizontal scan frequency (31.468 KHz) used in the interlace method. = 15.734KHz: It becomes twice as follows ″ interlace horizontal synchronous signal ″, and horizontal synchronous signal for adjusting scanning timing ( ) Should also have twice the frequency of the horizontal synchronization signal used in the interlace method. As a result, conventionally, for a double scan implementation, Since double scan is implemented by bringing the IC-line-up signal generated or horizontally synchronized signal generator into ASIC, it is necessary to design constraints of IC selection and design a separate AIC chip. There was a problem.

따라서 본 발명의 목적은 간단한 로직구성만으로 더블 스캔시 요구되는 수평동기신호를 발생시킬 수 있는 수평동기신호 발생기를 제공함에 있다.Accordingly, an object of the present invention is to provide a horizontal synchronous signal generator capable of generating a horizontal synchronous signal required for a double scan with a simple logic configuration.

상기 목적을 달성하기 위한 본 발명은 인터레이스 방식의 수평동기신호 발생기에 있어서,The present invention for achieving the above object is a horizontal synchronization signal generator of the interlace method,

색부반송파를 소정의 분주비로 분주하여 출력하는 동기식 카운터와,A synchronous counter for dividing and outputting the color carrier by a predetermined division ratio;

인터레이스 수평동기신호를 입력하여 상기 카운터의 출력신호에 따라 클럭킹하여 출력하는 n비트 레지스터와,An n-bit register for inputting an interlace horizontal synchronization signal and clocking and outputting the signal according to the output signal of the counter;

상기 n비트 레지스터의 출력신호들중 복수개의 신호들을 배타적 논리합하여 상기 카운터의 출력신호 듀티를 조정하여 더블 스캔 수평동기신호를 출력하는 게이트 소자로 구성함을 특징으로 한다.And a gate element for outputting a double scan horizontal synchronization signal by adjusting the output signal duty of the counter by exclusively ORing a plurality of signals among the output signals of the n-bit register.

도 1은 본 발명의 실시예에 따른 수평동기신호 발생기의 구성도.1 is a block diagram of a horizontal synchronous signal generator according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 수평동기신호 발생과정을 설명하기 위한 타이밍도.2 is a timing diagram illustrating a horizontal synchronization signal generation process according to an embodiment of the present invention.

이하 첨부한 도면을 참조하여 본 발명의 실시예에 따른 동작을 상세히 설명하기로 한다.Hereinafter, an operation according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 수평동기신호 발생기의 구성도를 도시한 것이며, 도 2는 본 발명의 실시예에 따른 수평동기신호 발생과정을 설명하기 위한 타이밍도를 도시한 것이다.1 is a block diagram of a horizontal synchronous signal generator according to an exemplary embodiment of the present invention, and FIG. 2 is a timing diagram illustrating a process of generating a horizontal synchronous signal according to an exemplary embodiment of the present invention.

우선 도 1을 참조하면, 본 발명의 실시 예에 따른 수평동기신호 발생기는 플립플롭 10,20,40과 앤드게이트 30으로 이루어지는 동기식 8진 카운터 60과, 8개의 D-플립플롭으로 구성된 8비트 레지스터(모토롤라사의 74273 IC칩) 50과, 게이트 소자 60으로 구성된다. 상기 8진 카운터 60은 크로마 IC(도시하지 않았음)로부터 출력되는 7.16MHz의 색부반송파 2(3.58MHz×2)를 클럭입력으로 하고, 8비트 레지스터 50은 15.734KHz의 수평 주사 주파수를 첫 번째 D플립플롭 D1의 입력으로 사용한다. 그리고 상기 8비트 레지스터 50은 상기 8진 카운터 60에 의해 분주된 신호를 클럭단(CLK)을 통해 입력받는다.First, referring to FIG. 1, a horizontal synchronous signal generator according to an exemplary embodiment of the present invention includes a synchronous octal counter 60 consisting of flip-flops 10, 20, 40, and an gate 30, and an 8-bit register composed of eight D-flip flops. (74273 IC chip from Motorola) It consists of 50 and the gate element 60. As shown to FIG. The octal counter 60 is a 7.16 MHz color carrier 2 output from a chroma IC (not shown). (3.58MHz × 2) is the clock input, and the 8-bit register 50 uses a horizontal scan frequency of 15.734KHz as the input for the first D flip-flop D1. The 8-bit register 50 receives a signal divided by the octal counter 60 through a clock stage CLK.

이하 동기식 8진 카운터 60과 8비트 레지스터 50의 동작을 설명하면, 우선 동기식 8진 카운터 60을 구성하는 T-플립플롭들 10,20,40은 동기식 카운터의 분주기로 사용되고 있으며, 앤드게이트 30은 T-플립플롭 10과 20의 출력레벨이 ″하이″레벨일때 T-플립플롭 40에 ″하이″레벨을 공급함으로서 클럭입력시 8분주된 색부반송파를 출력하게 된다. 따라서 7.16MHz(주기;140ns)의 색부반송파 2는 동기식 8진 카운터 60에서 8분주 출력됨으로서, 결과적으로 1.12μs의 주기를 가지는 신호가 8비트 레지스터 50의 클럭단자(CLK)로 입력된다. 한편 8비트 레지스터 50의 D1단자를 통해 입력되는 15.734KHz의 수평 주사 주파수는 첫 번째 D-플립플롭에 의해 분주되어 Q1단자로 출력되고, 출력된 신호는 다시 D2단자를 통해 분주되어 Q2단자로 출력된다. 그리고 상기 Q2단자로 출력되어진 신호는 다시 D3단자로 입력되어 분주되고, 상기 Q3단자에서 출력된 신호는 익스클루시브 오아(Exclusive OR) 게이트 60과 D4단자로 입력되어 분주된다. 한편, Q4단자에서 출력된 신호는 다시 D5단자로 입력되어 분주된후 상기 익스클루시브 오아 게이트 60의 나머지 입력단으로 인가됨으로서, 상기 익스클루시브 오아 게이트 60에서는 Q3단자와 Q5단자의 출력레벨이 서로 다를때에만 ″하이″레벨을 갖는 신호가 출력되게 된다. 상기 익스클루시브 오아 게이트 60의 입력단을 Q3단자와 Q5단자에 접속하는 이유는 수평 주사 주파수가 ″하이″레벨로 클럭킹될 때 클럭신호의 듀티(duty)를 조정하여 더블 스캔시 필요한 31.468KHz의 수평동기신호(2: 이하 ″더블 스캔 수평동기신호″라 함)를 발생시키기 위함이다.Hereinafter, the operation of the synchronous octal counter 60 and the 8-bit register 50 will be described. First, the T-flip flops 10, 20, and 40 constituting the synchronous octal counter 60 are used as dividers of the synchronous counter, and the AND gate 30 is T. When the output levels of the flip-flops 10 and 20 are ″ high ″ levels, a ″ high ″ level is supplied to the T-flip flop 40 to output a color carrier divided by eight at clock input. Therefore, color carrier 2 at 7.16 MHz (cycle; 140 ns) Is output in eight divisions at the synchronous octal counter 60, so that a signal having a period of 1.12 s is input to the clock terminal CLK of the 8-bit register 50. Meanwhile, the horizontal scanning frequency of 15.734KHz input through the D1 terminal of 8-bit register 50 Is divided by the first D flip-flop and output to the Q1 terminal, and the output signal is divided through the D2 terminal and output to the Q2 terminal. The signal output from the Q2 terminal is input and divided into the D3 terminal, and the signal output from the Q3 terminal is input and divided into the exclusive OR gate 60 and the D4 terminal. On the other hand, the signal output from the Q4 terminal is input again to the D5 terminal is divided and then applied to the remaining input terminal of the exclusive ora gate 60, the output level of the Q3 terminal and the Q5 terminal in the exclusive ora gate 60 Only when they differ is a signal with the ″ high ″ level output. The reason for connecting the input terminal of the exclusive OR gate 60 to the Q3 terminal and the Q5 terminal is a horizontal scanning frequency. When the clock is clocked to the ″ high ″ level, the duty cycle of the clock signal is adjusted so that the horizontal synchronous signal of 31.468 KHz (2 : ″ Double scan horizontal synchronization signal "

도 2는 동기식 8진 카운터 60과 8비트 레지스터 50 및 익스클루시브 오아 게이트 60에 의해 발생된 31.468KHz의 더블 스캔 수평동기신호(2)를 보인 것이다. 도 2에서와 같이 상기 익스클루시브 오아 게이트 60에 의해 듀티 조정된 더블 스캔 수평동기신호(2)의 주기는 8분주된 색부반송파(2) 주기(1.12μs)의 2배의 주기(2.24μs)를 가지고 D6단자를 통해 분주된후 Q6단자를 통해 출력된다. 이와 같이 출력되는 더블 스캔 수평동기신호(2)는 버퍼를 통해 더블 스캔용 수평동기신호로 사용된다.Figure 2 shows a 31.468 KHz double scan horizontal sync signal generated by a synchronous octal counter 60 and an 8-bit register 50 and an exclusive ora gate 60. ). As shown in FIG. 2, the double scan horizontal synchronization signal 2 duty-adjusted by the exclusive OR gate 60 is provided. ) Is the 8-minute color subcarrier (2 ) It is divided through D6 terminal with 2 times period (2.24μs) of cycle (1.12μs) and output through Q6 terminal. The double scan horizontal synchronous signal (2) output as described above. ) Is used as a horizontal sync signal for double scan through the buffer.

상술한 바와 같이 본 발명은 간단한 로직구성만으로 더블 스캔시 요구되는 수평동기신호를 발생시킬 수 있기 때문에 별도의 에이직 칩을 설계할 필요가 없고, 또한 수평동기신호를 발생시키기 위한 IC칩의 선정에 제약을 받지 않는 장점이 있다. 이는 곧 수평동기신호 발생기 설계의 용이 및 회로의 간략화를 기할 수 있는 효과가 있게 되는 것이다.As described above, the present invention does not need to design a separate AIC chip because it can generate the horizontal synchronous signal required for the double scan with a simple logic configuration, and also selects the IC chip for generating the horizontal synchronous signal. There is an advantage that is not restricted. This will be effective to simplify the design of the horizontal synchronous signal generator and simplify the circuit.

Claims

In the interlaced horizontal synchronous signal generator,

A synchronous counter for dividing and outputting the color carrier by a predetermined division ratio;

An n-bit register for inputting an interlace horizontal synchronization signal and clocking and outputting the signal according to the output signal of the counter;

And a gate element configured to exclusively OR a plurality of signals among the output signals of the n-bit register to adjust the output signal duty of the counter to output a double scan horizontal synchronization signal.

The horizontal synchronous signal generator according to claim 1, wherein the n-bit register is composed of an octal D-flip-flop and outputs an output signal obtained by dividing the interlaced horizontal scanning frequency into three and five divisions to the gate element. .

The horizontal synchronous signal generator according to claim 1, wherein the signal output from the gate element is output as a value multiplied by twice the interlace horizontal synchronous signal.