KR100284001B1 - Time slot switching device for control unit signal and control unit signal in optical subscriber transmission device - Google Patents
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Abstract
본 발명은 광가입자 전송장치에서의 계위단위신호 및 관리단위신호에 대한 타임 슬롯 스위칭 장치에 관한 것이다.The present invention relates to a time slot switching device for a hierarchy unit signal and a management unit signal in an optical subscriber transmission device.
이러한 본 발명은 소정의 클럭 신호들을 입력받아 정상적인 클럭신호를 선택하여 출력하는 클럭 선택 및 감시부, 주 제어장치와 접속하여 소정 스위칭 제어정보를 주고받는 주 제어장치 접속부, 외부에서 소정의 관리단위신호(AU-3)와 패리티 비트를 수신하여 데이터의 손상여부를 검사한 후, 패리티 비트를 다시 생성하여 출력하는 입력 패리티 검사 및 생성부, 소정의 관리단위신호(AU-3)의 유료부하 데이터와 패리티 비트를 입력받아 소정 데이터 쓰기 주소에 따라 저장한 후, 소정 데이터 읽기 주소에 따라 해당 데이터를 읽어 출력하는 데이터 메모리부, 주 제어장치로부터 소정의 스위칭 제어 정보를 입력받아 저장하며 데이터 읽기 주소를 데이터 메모리부로 제공하는 제어 메모리부, 외부 관리단위신호(AU-3)의 유료부하 데이터와 패리티 비트를 입력받아 데이터 메모리부로 데이터 쓰기 주소와 함께 전해주며, 제어 메모리부로 제어 데이터 읽기 주소를 공급하는 메모리 제어부, 및 데이터 메모리부로부터 출력되는 스위칭된 데이터의 손상여부를 검사하고 패리티 비트를 새로이 생성한 후, 상기 스위칭된 데이터와 생성된 패리티 비트를 출력하는 출력 패리티 검사 및 생성부로 이루어진다.The present invention includes a clock selection and monitoring unit for receiving a predetermined clock signal and selecting and outputting a normal clock signal, a main control device connection unit for connecting to a main control device to exchange predetermined switching control information, and a predetermined management unit signal from the outside. An input parity check and generation unit for receiving the AU-3 and the parity bit to check whether the data is damaged, and generating and outputting the parity bit again, and the payload data of the predetermined management unit signal (AU-3); After receiving the parity bit and storing it according to the predetermined data write address, the data memory unit reads and outputs the data according to the predetermined data read address, and receives and stores predetermined switching control information from the main control device. Control memory unit provided to the memory unit, payload data and parity bits of the external management unit signal (AU-3) It receives the data write address and sends it to the data memory unit along with the data write address, and checks whether the memory control unit supplies the control data read address to the control memory unit, and whether the switched data outputted from the data memory unit is damaged and generates a new parity bit. An output parity check and generation unit outputs the switched data and the generated parity bits.
Description
본 발명은 광가입자 전송장치에서의 계위단위신호 및 관리단위신호에 대한 타임 슬롯 스위칭 장치에 관한 것으로서, 특히 광가입자 전송장치에 사용되어 계위단위신호(TU:Tributary Unit) 레벨의 교차연결(Cross Connection)을 수행하기 위하여, 계위단위신호 별 타임 슬롯 스위칭(Time Slot Switching) 기능을 수행하는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a time slot switching device for a control unit signal and a control unit signal in an optical subscriber transmission device. In particular, the optical connection is used in an optical subscriber transmission device so that a cross connection of a level of a tributary unit (TU) level is used. The present invention relates to an apparatus for performing a time slot switching function for each level unit signal.
도 1은 광가입자 전송장치의 기본망 구성도로서, 주국(10:Central Office Terminal)과 원격국(11:Remote Terminal)으로 이루어진다. 이 때, 주국(10)은 일반 교환회선, 전용회선, 랜(LAN:Local Area Network)등을 통하여 각 가입자와 연결되며, 이 가입자들은 원격국(11)을 통하여 일반 전화 가입자나 전용회선 가입자들과 연결된다.1 is a basic network configuration diagram of an optical subscriber transmission apparatus, and includes a main station (Central Office Terminal) and a remote station (Remote Terminal). At this time, the master station 10 is connected to each subscriber through a general switching line, a leased line, a local area network (LAN), and the like, and these subscribers are connected to the ordinary telephone subscriber or the leased line subscriber through the remote station 11. Connected with
이러한 광가입자 전송장치를 구성하는 주국(10)과 원격국(11)은 광선로(12)에 의해 연결되어 있어서, 서로 광에 의한 통신을 수행한다. 이 때, 주국(10)과 원격국(11) 사이에서의 광에 의한 통신은 동기식 전송방식을 사용하여 이루어지는데, 동기식 전송방식에서 각 신호들은 동기식 디지털 계위(SDH:Synchronous Digital Hierarchy)에 따른 다중화 절차에 의하여 다중화된 후 송수신된다.The main station 10 and the remote station 11 constituting such an optical subscriber transmission device are connected by the optical path 12 to perform communication by light with each other. At this time, the communication by the light between the master station 10 and the remote station 11 is performed by using a synchronous transmission method. In the synchronous transmission method, each signal is multiplexed according to a synchronous digital hierarchy (SDH). It is multiplexed by the procedure and then transmitted and received.
도 2는 DS1 신호에 대한 동기식 수송모듈 신호(STM-1:Synchronous Transport Module-1)로의 매핑 구조도로서, DS1 신호(110)는 상자(container) 구조인 하위상자(C-11:120)로 매핑되고, 하위상자(C-11:120)에 하위 경로오버헤드(131)가 부가되면 하위 가상상자(130:Virtual Container)가 된다.FIG. 2 is a diagram illustrating a mapping structure of a DS1 signal to a synchronous transport module signal (STM-1) and a DS1 signal 110 is mapped to a lower box (C-11: 120) having a container structure. When the lower path overhead 131 is added to the lower box C-11: 120, the lower virtual box 130 becomes a lower virtual box 130.
또한, 하위 가상상자(130:VC-11)에 하위 가상상자(130)의 위치를 나타내는 포인터(141)가 부가되면, 계위단위신호(140:TU-11)가 되고, 계위단위신호(140) 4개가 모여 계위단위그룹신호(150:TUG-2)가 만들어지는데, 4개의 계위단위신호(140:TU-11)에 대한 포인터(151)는 계위단위그룹신호(150:TUG-2)의 앞부분에 모두 위치한다.In addition, when a pointer 141 indicating the position of the lower virtual box 130 is added to the lower virtual box 130: VC-11, it becomes a level unit signal 140: TU-11, and the level unit signal 140. Four are gathered to form a hierarchical unit group signal (150: TUG-2). The pointer 151 to the four hierarchical unit signals (140: TU-11) is the front of the hierarchical unit group signal (150: TUG-2). It is located at all.
그리고, 계위단위그룹신호(150:TUG-2) 7개가 모이고, 가장 앞부분에 상위 경로오버헤드(161)가 부가되면 고위 가상상자 신호(160:VC-3)가 만들어지는데, 이 고위 가상상자 신호(160)에 포인터(171)가 부가되면 관리단위신호(170:AU-3)가 만들어지고, 관리단위신호(170) 3개가 모여 관리단위그룹신호(180:AUG)가 만들어지며, 최후로 관리단위그룹신호(180:AUG)에 구간오버헤드(Section Overhead)가 부가되면 동기식 수송 모듈 신호(190:STM-1)가 최종 생성된다.When seven hierarchical unit group signals 150 (TUG-2) are gathered and the upper path overhead 161 is added to the foremost part, a high-level virtual box signal 160: VC-3 is generated. When the pointer 171 is added to the 160, a management unit signal 170: AU-3 is generated, and three management unit signals 170 are gathered to form a management unit group signal 180: AUG. When a section overhead is added to the unit group signal 180 (AUG), the synchronous transport module signal 190 (STM-1) is finally generated.
한편, 이상에서 설명한 바와 같이 동기식 전송 방식을 사용하는 광가입자 전송장치에서의 다중화 절차나 역다중화 절차상에는 관리단위신호(AU-3)가 나타나게 되는데, 이러한 관리단위신호(AU-3)에는 DS1급 가입자 신호에 대한 계위단위신호(TU-11)가 다중화되어 있거나, DS1E급 가입자 신호에 대한 계위단위신호(TU-12)가 다중화되어 있다. 이하에서는 설명의 편의를 위하여, DS1 신호가 매핑 되어 있는 계위단위신호(TU-11)를 제 1 계위단위신호, DS1E 신호가 매핑 되어 있는 계위단위신호(TU-12)를 제 2 계위단위신호로 정의하여 사용하기로 한다.On the other hand, as described above, the management unit signal (AU-3) appears in the multiplexing procedure or demultiplexing procedure in the optical subscriber transmission apparatus using the synchronous transmission method, DS1 class in the management unit signal (AU-3) The hierarchy unit signal TU-11 for the subscriber signal is multiplexed or the hierarchy unit signal TU-12 for the DS1E class subscriber signal is multiplexed. Hereinafter, for convenience of description, the hierarchy unit signal TU-11 to which the DS1 signal is mapped is converted into the first hierarchy unit signal, and the hierarchy unit signal TU-12 to which the DS1E signal is mapped to the second hierarchy unit signal. We will use it by definition.
이 때, 광가입자 망을 구성하는 타 광가입자 전송장치와의 연계를 위해서는 입력되는 여러 개의 관리단위신호(AU-3)에 대하여 각 계위단위신호(TU-11, TU-12) 레벨에서의 타임 슬롯 스위칭을 수행하는 장치가 필요하게 된다. 즉, 관리단위신호(AU-3)를 구성하는 임의의 계위단위신호를 새로운 계위단위신호로 교체해야 할 필요성이 있게 된다.At this time, in order to link with other optical subscriber transmitters constituting the optical subscriber network, time at each level unit signal (TU-11, TU-12) level is input to a plurality of management unit signals (AU-3). There is a need for an apparatus that performs slot switching. That is, there is a need to replace any level unit signal constituting the management unit signal AU-3 with a new level unit signal.
이에 본 발명은 상기와 같은 필요성에 부응하기 위하여 안출된 것으로서, 동기식 전송방식을 사용하는 소정의 광가입자 전송장치에 사용되어, 입력되는 관리단위신호(AU-3)에 대하여 각 계위단위신호(TU-11, TU-12) 레벨에서의 타임 슬롯 스위칭을 수행하는 장치, 즉 광가입자 전송장치에서의 계위단위신호 및 관리단위신호에 대한 타임 슬롯 스위칭 장치를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to meet the above needs, and is used in a predetermined optical subscriber transmission device using a synchronous transmission method, and each level unit signal (TU-3) with respect to an input management unit signal (AU-3). It is an object of the present invention to provide an apparatus for performing time slot switching at a level of -11, TU-12), that is, a time slot switching apparatus for a hierarchy unit signal and a management unit signal in an optical subscriber transmitter.
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 광가입자 전송장치에서의 계위단위신호 및 관리단위신호에 대한 타임 슬롯 스위칭 장치는 소정의 클럭 신호들을 입력받아 정상적인 클럭신호를 선택하여 출력하는 클럭 선택 및 감시부; 상기 주 제어장치와 접속하여 소정 스위칭 제어정보를 주고받는 주 제어장치 접속부; 외부에서 소정의 관리단위신호(AU-3)와 패리티 비트를 수신하여, 이 유료부하 데이터의 손상여부를 검사한 후, 패리티 비트를 다시 생성하여 출력하는 입력 패리티 검사 및 생성부; 소정의 관리단위신호(AU-3)의 유료부하 데이터와 패리티 비트를 입력받아 소정 데이터 쓰기 주소에 따라 저장한 후, 소정 데이터 읽기 주소에 따라 해당 데이터를 읽어 출력하는 데이터 메모리부; 상기 주 제어장치로부터 소정의 스위칭 제어 정보를 입력받아 저장하며, 소정의 제어 메모리 읽기 주소에 있는 스위칭 제어 정보에 따라 상기 데이터 읽기 주소를 상기 데이터 메모리부로 출력하는 제어 메모리부; 상기 외부 관리단위신호(AU-3)의 유료부하 데이터와 패리티 비트를 입력받아 상기 데이터 메모리부로 상기 데이터 쓰기 주소와 함께 전해주며, 상기 제어 메모리부로 상기 제어 데이터 읽기 주소를 공급하고, 또한 소정 스위칭 제어정보를 상기 제어 메모리부로 전해주는 메모리 제어부; 및 상기 데이터 메모리부로부터 출력되는 스위칭된 데이터와 패리티 비트, 및 상기 입력 패리티 검사 및 생성부에서 출력되는 패리티 비트를 수신하여, 이 유료부하 데이터의 손상여부를 검사하고 패리티 비트를 새로이 생성한 후, 상기 스위칭된 데이터와 생성된 패리티 비트를 출력하는 출력 패리티 검사 및 생성부를 포함하여 구성되는 것을 특징으로 한다.In order to achieve the above object, in the optical subscriber transmission device according to the present invention, the time slot switching device for the hierarchy unit signal and the management unit signal receives a predetermined clock signal and selects a normal clock signal and outputs a clock selection. And a monitoring unit; A main control unit connection unit connected to the main control unit to exchange predetermined switching control information; An input parity check and generation unit that receives a predetermined management unit signal (AU-3) and a parity bit from an external source, checks whether the payload data is damaged, and generates and outputs a parity bit again; A data memory unit configured to receive payload data and parity bits of a predetermined management unit signal (AU-3), store them according to a predetermined data write address, and then read and output the corresponding data according to a predetermined data read address; A control memory unit for receiving and storing predetermined switching control information from the main controller and outputting the data read address to the data memory unit according to the switching control information at a predetermined control memory read address; The payload data and the parity bit of the external management unit signal (AU-3) are received and transmitted to the data memory unit together with the data write address, the control data read address is supplied to the control memory unit, and a predetermined switching control is provided. A memory control unit for transmitting information to the control memory unit; And receiving the switched data and the parity bits outputted from the data memory unit, and the parity bits outputted from the input parity check and generation unit, inspecting whether the payload data is damaged and generating new parity bits. And an output parity check and generation unit configured to output the switched data and the generated parity bits.
이 때, 상기 메모리 제어부는 상기 외부 관리단위신호(AU-3)의 유료부하 데이터를 순차적으로 저장하기 위한 데이터 쓰기 주소를 생성하여 상기 데이터 메모리부로 공급하며, 또한 상기 제어 메모리부로 상기 제어 데이터 읽기 주소를 생성하여 출력하는 주소 발생부; 전원이나 상기 주 제어장치가 리셋(reset)되는 경우에는 상기 유료부하 데이터를 그대로 통과시키고, 또한 관리단위신호(AU-3)에 대한 타임 슬롯 스위칭과 관리단위신호(AU-3) 그룹 경로 스위칭(Group Path Switching)의 경우에는 해당 스위칭을 할 수 있도록 소정 스위칭 제어 정보를 생성하여 상기 제어 메모리부로 보내는 제어 메모리 데이터 발생부; 및 상기 외부 관리단위신호(AU-3)의 유료부하 데이터와 패리티 비트를 수신하여, 패리티 비트 오류 검사를 수행하고 패리티 비트를 새로이 생성한 후, 이 유료부하 데이터와 생성된 패리티 비트를 상기 데이터 메모리부로 보내는 유료부하 데이터 접속부를 포함하도록 구성하여 보다 바람직하게 실시할 수 있다.At this time, the memory controller generates a data write address for sequentially storing payload data of the external management unit signal (AU-3) and supplies the data write address to the data memory unit, and supplies the control data read address to the control memory unit. An address generator which generates and outputs a message; When the power supply or the main control device is reset, the payload data is passed through as it is, and time slot switching for the management unit signal AU-3 and management unit signal AU-3 group path switching ( In the case of Group Path Switching), a control memory data generation unit generating predetermined switching control information and transmitting the predetermined switching control information to the control memory unit so as to perform corresponding switching; And receiving the payload data and the parity bit of the external management unit signal (AU-3), performing parity bit error checking, generating a new parity bit, and converting the payload data and the generated parity bit into the data memory. The payload data connection unit to be sent to the unit can be configured to be implemented more preferably.
또한, 상기 유료부하 데이터 접속부는 유료부하 스위칭 기능을 시험하기 위하여, 상기 주 제어장치로부터 소정의 테스트 패턴 데이터, 입출력 타임 슬롯 번호, 및 입출력되는 관리단위신호(AU-3)의 번호를 수신한 후, 상기 테스트 패턴 데이터를 시험하고자 하는 입력 타임 슬롯에 실어 상기 데이터 메모리부로 송출하며, 출력 타임 슬롯으로부터 테스트 패턴 데이터를 추출하여 상기 주 제어장치로 송출하는 기능을 추가로 구비하도록 구성하여 보다 바람직하게 실시할 수 있다.Further, the payload data connection unit receives predetermined test pattern data, input / output time slot number, and number of input / output management unit signal (AU-3) from the main control unit to test the payload switching function. Preferably, the test pattern data is loaded into an input time slot to be tested and sent to the data memory unit, and the test pattern data is extracted from the output time slot and sent to the main control device. can do.
도 1은 광가입자 전송장치의 기본망 구성도,1 is a basic network configuration of an optical subscriber transmission device,
도 2는 DS1 신호에 대한 동기식 수송모듈 신호(STM-1)로의 매핑 구조도,2 is a mapping structure diagram of a synchronous transport module signal STM-1 to a DS1 signal;
도 3은 본 발명에 따른 타임 슬롯 스위칭 장치의 블록도이다.3 is a block diagram of a time slot switching apparatus according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
300: 본 발명의 타임 슬롯 스위칭 장치300: time slot switching apparatus of the present invention
310: 주 제어장치 접속부 320: 클럭 선택 및 감시부310: main control unit connection 320: clock selection and monitoring unit
330: 입력 패리티 검사 및 생성부 340: 데이터 메모리부330: input parity check and generation unit 340: data memory unit
341: 제 1 메모리 342: 제 2 메모리341: first memory 342: second memory
350: 제어 메모리부 360: 메모리 제어부350: control memory unit 360: memory control unit
361: 주소 발생부 363: 제어 메모리 데이터 발생부361: address generator 363: control memory data generator
362: 유료부하 데이터 접속부 370: 출력 패리티 검사 및 생성부362: payload data connection unit 370: output parity check and generation unit
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 3은 본 발명에 따른 광가입자 전송장치에서의 계위단위신호 및 관리단위신호에 대한 타임 슬롯 스위칭 장치(300)의 블록도로서, 주 제어장치 접속부(310), 클럭 선택 및 감시부(320), 입력 패리티 검사 및 생성부(330), 데이터 메모리부(340), 제어 메모리부(350), 메모리 제어부(360), 및 출력 패리티 검사 및 생성부(370)로 이루어진다.3 is a block diagram of a time slot switching device 300 for a hierarchy unit signal and a management unit signal in the optical subscriber transmission device according to the present invention, wherein the main controller connection unit 310, the clock selection and monitoring unit 320 are shown. And an input parity check and generation unit 330, a data memory unit 340, a control memory unit 350, a memory control unit 360, and an output parity check and generation unit 370.
이러한 본 발명은 계위단위신호(TU:Tributary Unit) 레벨에서 포인터가 정렬된 4개의 관리단위신호(AU-3)가 시분할 다중화된 25.92Mbps 전송속도의 8 비트 병렬 데이터(HW.0, HW.1, HW.2: 이하, 하이웨이 데이터라 한다.) 3개, 및 소정 주 클럭신호를 수신하고, 주 제어장치(410:Main Control Unit)로부터 수신한 구성정보에 따라 임의의 타임 슬롯(Time Slot)으로 스위칭한 후, 25.92Mbps의 하이웨이 데이터 3개와 프레임 클럭을 송출하는 기능을 수행한다.The present invention relates to 8-bit parallel data (HW.0, HW.1) of 25.92 Mbps transmission rate by time-division multiplexing four management unit signals (AU-3) with pointers aligned at the level of a tributary unit (TU). , HW.2: hereinafter referred to as highway data.) An arbitrary time slot is received according to the configuration information received from the three main clock signals and received from the main control unit 410. After switching to, it transmits three highway data at 25.92Mbps and a frame clock.
이제 본 발명의 각 구성요소에 대하여 상세히 설명하기로 한다.Now, each component of the present invention will be described in detail.
클럭 선택 및 감시부(320)는 소정의 외부 클럭 유니트(420)로부터 복수개의 주 클럭신호를 수신하여, 입력되는 클럭의 장애 상태를 검출하고, 주 제어장치(410)로부터 주 제어장치 접속부(310)를 통하여 보내는 클럭모드신호(클럭 자동선택 금지, 혹은 클럭 자동선택)에 따라 해당 클럭을 선택하여 출력한다.The clock selection and monitoring unit 320 receives a plurality of main clock signals from a predetermined external clock unit 420, detects an error state of an input clock, and connects the main controller device 310 from the main controller 410. According to the clock mode signal (clock auto selection prohibition or clock auto selection) sent through), the corresponding clock is selected and output.
주 클럭신호로는 8KHz의 프레임 클럭(하나의 관리단위신호는 125
주 제어장치 접속부(310)는 주 제어장치(410)와 접속하여, 본 발명의 타임 스위칭 장치(300)와 주 제어장치(410) 사이에서 소정 스위칭 제어정보들과 스위칭 패턴 데이터들을 주고받을 수 있도록 한다.The main control unit connecting unit 310 is connected to the main control unit 410, so that the predetermined switching control information and switching pattern data can be exchanged between the time switching device 300 and the main control unit 410 of the present invention. do.
주 제어장치(410)와는 직렬통신을 수행하게 되므로, 주 제어장치(410)와 본 발명의 타임 슬롯 스위칭 장치(300) 사이에서 직렬/병렬 데이터 변환기능을 수행한다. 또한, 타임 슬롯 스위칭 장치(300)에서 발생하는 상태정보를 저장하고 있다가 주 제어장치(410)에서 읽어갈 수 있도록 해주는 레지스터들을 포함한다.Since serial communication with the main control unit 410 is performed, a serial / parallel data conversion function is performed between the main control unit 410 and the time slot switching device 300 of the present invention. In addition, it includes registers for storing the state information generated in the time slot switching device 300 and can be read by the main control device (410).
이 때, 주 제어장치(410)에서 입력되는 구성정보의 예로는 스위칭 동작이 정상적으로 수행되고 있는지의 여부를 알기 위한 테스트 패턴 데이터, 입출력 타임 슬롯 번호, 및 입출력 하이웨이 번호가 있다.In this case, examples of the configuration information input from the main control device 410 include test pattern data, an input / output time slot number, and an input / output highway number for determining whether the switching operation is normally performed.
입력 패리티 검사 및 생성부(330)는 입력되는 하이웨이 데이터(25.92Mbps의 병렬 데이터) 8 비트와 짝수 패리티 1 비트를 수신하여, 패리티 비트를 검사함으로서 수신 데이터의 손상여부를 검사한다. 또한, 타임 슬롯 스위칭 시에 발생할 수 있는 데이터의 손상상태를 출력 패리티 검사 및 생성부(370)에서 검사할 수 있도록 하기 위하여, 짝수 패리티를 새롭게 발생시킨 다음 출력한다.The input parity check and generation unit 330 receives 8 bits of highway data (25.92 Mbps parallel data) and even parity 1 bit and checks the parity bit to check whether the received data is damaged. In addition, in order to allow the output parity check and generation unit 370 to check a corruption state of data that may occur during time slot switching, an even parity is newly generated and then output.
한편, 데이터 스위칭 동작은 유료부하(Payload) 데이터를 저장하는 데이터 메모리부(340), 소정 스위칭 정보에 따라 데이터 메모리부(340)에 저장된 유료부하 데이터를 읽기 위한 데이터 읽기 주소를 출력하는 제어 메모리부(350), 및 데이터 메모리부(340)에 데이터를 쓰기 위한 쓰기 주소와 제어 메모리부(350)에 관한 제어 데이터 읽기 주소를 발생시키며, 입출력되는 유료부하 데이터의 접속과 스위칭 테스트 기능을 수행하는 메모리 제어부(360)에 의하여 수행된다.The data switching operation includes a data memory unit 340 for storing payload data and a control memory unit for outputting a data read address for reading payload data stored in the data memory unit 340 according to predetermined switching information. And a memory for generating a write address for writing data to the data memory unit 340 and a control data read address for the control memory unit 350, and performing a connection test and switching test function of the payload data input and output. It is performed by the controller 360.
여기서 메모리 제어부(360)는 주소 발생부(361), 유료부하 데이터 접속부(362), 및 제어 메모리 데이터 발생부(363)로 구성된다.The memory controller 360 includes an address generator 361, a payload data connector 362, and a control memory data generator 363.
주소 발생부(361)는 데이터 메모리부(340)로 입력되는 유료부하 데이터가 제 1 계위단위신호(TU-11)형 데이터인지, 혹은 제 2 계위단위신호(TU-12)형 데이터인지를 판별한 후, 이 유료부하 데이터를 순차적으로 저장하기 위한 데이터 쓰기 주소를 생성하여 데이터 메모리부(340)에 출력한다. 또한, 타임 슬롯 스위칭 되는 데이터를 출력 타임 슬롯에 맞게 읽기 위해서, 제어 메모리부(350)로부터 제어 데이터를 읽어낼 제어 데이터 읽기 주소를 생성하여 제어 메모리부(350)에 출력한다.The address generator 361 determines whether the payload data input to the data memory unit 340 is the first hierarchy unit signal (TU-11) type data or the second hierarchy unit signal (TU-12) type data. After that, a data write address for sequentially storing the payload data is generated and output to the data memory unit 340. In addition, in order to read the time slot-switched data in accordance with the output time slot, the control data read address for reading the control data from the control memory 350 is generated and output to the control memory 350.
유료부하 데이터 접속부(362)는 입력 패리티 검사 및 생성부(330)로 입력되는 하이웨이 데이터 3개와 짝수 패리티 비트 3개를 수신하여, 패리티 비트를 검사함으로서 수신되는 하이웨이 데이터의 오류를 검출하며, 짝수 패리티 비트를 발생시켜서 하이웨이 데이터의 유료부하와 함께 데이터 메모리부(340)로 송출한다.The payload data connection unit 362 receives three highway data and three even parity bits input to the input parity check and generation unit 330, detects errors in the received highway data by checking parity bits, and even parity. The bit is generated and sent to the data memory unit 340 together with the payload of the highway data.
또한, 데이터 메모리부(340)로부터 스위칭된 8 비트 스위칭 데이터와 1 비트 짝수 패리티를 수신하여 패리티 오류를 검출하고, 다시 짝수 패리티 비트를 발생한 후 8 비트 스위칭 데이터와 함께 외부로 출력한다.In addition, the 8-bit switching data and 1-bit even parity switched from the data memory unit 340 are received to detect a parity error, and after generating the even parity bit again, the 8-bit switching data is output to the outside.
그리고, 유료부하 스위칭 기능을 시험하기 위하여, 주 제어장치(410)로부터 8 비트 테스트 패턴 데이터, 입출력 타임 슬롯 번호, 및 입출력 하이웨이 번호를 수신한 후, 수신된 테스트 패턴 데이터를 시험하고자 하는 입력 타임 슬롯에 실어 데이터 메모리부(340)로 송출하며, 출력 타임 슬롯으로부터 테스트 패턴 데이터를 추출하여 주 제어장치(410)로 송출한다.In order to test the payload switching function, after receiving 8-bit test pattern data, input / output time slot number, and input / output highway number from the main controller 410, an input time slot for testing the received test pattern data. The data is sent to the data memory unit 340, and the test pattern data is extracted from the output time slot and sent to the main controller 410.
한편, 제어 메모리 데이터 발생부(363)는 본 발명에 따른 타임 슬롯 스위칭 장치(300)에 전원을 공급하는 소정 전원이나 주 제어장치(410)가 리셋(reset)되는 경우에는 입력되는 하이웨이 데이터의 유료부하 데이터를 그대로 통과(through) 시키도록 하는 스위칭 정보, 혹은 관리단위신호(AU-3) 레벨의 스위칭과 관리단위신호(AU-3) 그룹 레벨의 경로 스위칭(Group Path Switching)의 경우에는 해당 스위칭을 위한 스위칭 정보를 발생하여 제어 메모리부(350)로 송출한다.On the other hand, the control memory data generator 363 is a charge for the highway data input when the predetermined power or the main control unit 410 for supplying power to the time slot switching device 300 according to the present invention is reset. Switching information that allows the load data to pass through as it is, or in the case of switching of the management unit signal (AU-3) level and group path switching of the management unit signal (AU-3) group level Generates the switching information for the transmission to the control memory unit 350.
데이터 메모리부(340)는 제 1 계위단위신호(TU-11)형 데이터를 저장하기 위한 제 1 메모리(341)와 제 2 계위단위신호(TU-12)형 데이터를 저장하기 위한 제 2 메모리(342)로 이루어진다.The data memory unit 340 may include a first memory 341 for storing the first level unit signal (TU-11) type data and a second memory for storing the second level unit signal (TU-12) type data ( 342).
이러한 데이터 메모리부(340)는 메모리 제어부(360)의 주소 발생부(361)로부터 제공되는 순차적으로 증가하는 데이터 쓰기 주소에 따라 유료부하 데이터 접속부(362)로부터 입력되는 하이웨이 데이터를 제 1 메모리(341)와 제 2 메모리(342) 중 어느 하나에 순차적으로 저장한다. 이 때, 제 1 메모리(341)와 제 2 메모리(342)는 3개의 하이웨이 데이터 각각에 할당되어 있어서, 각 하이웨이 데이터는 자신에 대응하는 데이터 메모리에 쓰여진다.The data memory unit 340 stores the highway data input from the payload data connection unit 362 according to the sequentially increasing data write address provided from the address generator 361 of the memory controller 360. ) And the second memory 342 are sequentially stored. At this time, the first memory 341 and the second memory 342 are allocated to each of the three highway data, so that each highway data is written to the corresponding data memory.
데이터 메모리부(340)에 쓰여진 데이터는 제어 메모리부(350)로부터 출력되는 스위칭 정보에 따라 데이터 메모리 공간으로부터 읽혀진 후 해당 타임 슬롯(Time Slot)에 실려 출력된다.The data written to the data memory unit 340 is read from the data memory space according to the switching information output from the control memory unit 350 and then loaded into the corresponding time slot.
이 때, 제 1 메모리(341)는 9
한편, 제 2 메모리(342)는 9
제어 메모리부(350)는 제 1 메모리(341)를 제어하는 15
이 때, 하나의 쓰기 포트(Write Port)와 하나의 읽기 포트(Read Port)는 주 제어장치 접속부(310)를 통해 주 제어장치(410)와 접속된다. 그리고, 다른 하나의 읽기 포트는 주소 발생부(361)로부터 입력되는 제 1 계위단위신호(TU-11)형 제어 데이터 읽기 주소나 제 2 계위단위신호(TU-11)형 제어 데이터 읽기 주소에 접속되며, 주소 발생부(361)로부터 보내는 제어 데이터 읽기 주소에 해당하는 스위칭 제어정보가 데이터 메모리부(340)로 출력된다.In this case, one write port and one read port are connected to the main controller 410 through the main controller connecting unit 310. The other read port is connected to the first level unit signal (TU-11) type control data read address or the second level unit signal (TU-11) type control data read address inputted from the address generator 361. The switching control information corresponding to the control data read address sent from the address generator 361 is output to the data memory unit 340.
한편, 제어 메모리부(350)에 저장되는 데이터는 15 비트 단위로 구성되며, 스위칭을 하기 위한 유료부하 데이터의 위치(source)를 지정한다.On the other hand, the data stored in the control memory unit 350 is configured in units of 15 bits, and specifies the source (source) of the payload data for switching.
구체적으로는 비트 14와 비트 13은 사용하지 않는 비트이며, 비트 12와 비트 11은 유료부하의 유형을 지정하기 위하여 사용한다. 이 때, 비트 12와 비트 11의 논리값이 ″0″이면 제 1 계위단위신호(TU-11)형 데이터, ″1″이면 제 2 계위단위신호(TU-12)형 데이터, ″10″이면 관리단위신호(AU-3), ″11″이면 관리단위신호(AU-3) 그룹 경로 스위칭을 나타내는 것으로 한다.Specifically, bits 14 and 13 are bits that are not used, and bits 12 and 11 are used to specify the type of payload. At this time, if the logic value of bit 12 and bit 11 is ″ 0 ″, the first level unit signal (TU-11) type data; if ″ 1 ″, the second level unit signal (TU-12) type data, and if ″ 10 ″ Management unit signal AU-3, " 11 " means management unit signal AU-3 group path switching.
또한, 비트 10은 출력 인에이블(enable)을 나타내며, 비트 9는 아이들(idle) 코드로 사용하여, '0'이면 유료부하 데이터, '1'이면 아이들 코드를 삽입하도록 한다. 그리고 비트 8과 비트 7은 하이웨이 데이터의 번호(0 내지 2)를 나타내며, 비트 6과 비트 5는 관리단위신호(AU-3)의 번호(0 내지 3)를 나타낸다.In addition, bit 10 represents an output enable, and bit 9 is used as an idle code so that '0' inserts payload data and '1' inserts an idle code. Bits 8 and 7 represent the numbers 0 through 2 of the highway data, and bits 6 and 5 represent the numbers 0 through 3 of the management unit signal AU-3.
한편, 비트 4 내지 비트 0에 대해서는, 해당 십진수 값이 0 내지 27이면 관리단위그룹신호(TUG)의 번호와 계위단위신호(TU)의 번호(상위 3 비트는 0부터 6까지의 TUG 번호, 하위 2 비트는 0부터 3까지의 TU 번호), 28이면 고위 가상상자(VC-3) 경로 오버헤드나 고정 오버헤드, 29이면 제 1 관리단위 포인터(H1), 30이면 제 2 관리단위 포인터(H2), 31이면 제 3 관리단위 포인터(H3)를 나타내는 것으로 한다.On the other hand, for bits 4 to 0, if the corresponding decimal value is 0 to 27, the number of the management unit group signal (TUG) and the number of the hierarchy unit signal (TU) (the upper 3 bits are the TUG numbers from 0 to 6, the lower one). Two bits are the TU number from 0 to 3), 28 is the high virtual box (VC-3) path overhead or fixed overhead, 29 is the first management unit pointer (H1), and 30 is the second management unit pointer (H2). ), It is assumed that 31 indicates the third management unit pointer H3.
이 때, 관리단위신호(AU-3) 레벨의 스위칭 시에는 비트 4 내지 비트 0은 사용하지 않고, 관리단위신호(AU-3) 그룹 경로 스위칭 시에는 비트 12, 비트 11, 그리고 비트 7만 유효하다.At this time, bits 4 to 0 are not used when switching the management unit signal (AU-3) level, and only bits 12, 11, and 7 are valid when switching the management unit signal (AU-3) group path. Do.
목적(destination)주소는 9 비트로 구성되며, 스위칭될 유료부하의 위치를 지정한다.The destination address consists of 9 bits and specifies the location of the payload to be switched.
구체적으로는 비트 8과 비트 7은 하이웨이 데이터의 번호(0 내지 2)를 나타내고, 비트 6과 비트 5는 관리단위신호의 번호(0 내지 3)를 나타낸다.Specifically, bits 8 and 7 represent numbers of highway data (0 to 2), and bits 6 and 5 represent numbers of management unit signals (0 to 3).
또한, 비트 4 내지 비트 0에 대해서는, 해당 십진수 값이 0 내지 27이면 계위단위그룹신호(TUG)의 번호와 계위단위신호(TU)의 번호(상위 3 비트는 0부터 6까지의 TUG 번호, 하위 2 비트는 0부터 3까지의 TU 번호), 28이면 고위 가상상자(VC-3)의 경로 오버헤드나 고정 오버헤드, 29이면 제 1 관리단위 포인터(H1), 30이면 제 2 관리단위 포인터(H2), 31이면 제 3 관리단위 포인터(H3)를 나타내는 것으로 한다.For bit 4 to bit 0, if the corresponding decimal value is 0 to 27, the number of the hierarchy unit group signal (TUG) and the number of the hierarchy unit signal (TU) (the upper 3 bits are TUG numbers from 0 to 6, the lower one). Bit 2 is a TU number from 0 to 3), 28 is the path overhead or fixed overhead of the high-level virtual box (VC-3), 29 is the first management unit pointer (H1), 30 is the second management unit pointer ( H2), 31 means that the third management unit pointer H3 is represented.
이 때, 관리단위신호(AU-3) 스위칭 시에는 비트 4 내지 비트 0은 사용하지 않고, 관리단위신호(AU-3) 그룹 경로 스위칭 시에는 비트 7, 비트 6, 그리고 비트 5만 유효하다.At this time, bits 4 to 0 are not used when switching the management unit signal AU-3, and only bits 7, bits 6, and 5 are valid when switching the management unit signal AU-3 group path.
마지막으로, 출력 패리티 검사 및 생성부(370)는 데이터 메모리부(340)로부터 출력되는 8 비트의 병렬 데이터와 입력 패리티 검사 및 생성부(330)에서 발생한 짝수 패리티 비트를 입력받고, 패리티 비트를 검사하여 타임 슬롯 스위칭 시에 발생한 데이터 손상 상태를 검사한다. 그리고, 새롭게 짝수 패리티 비트를 생성하여, 하이웨이 데이터와 함께 출력한다.Finally, the output parity check and generation unit 370 receives 8-bit parallel data output from the data memory unit 340 and even parity bits generated by the input parity check and generation unit 330, and checks the parity bits. Check the data corruption that occurred during time slot switching. A new even parity bit is generated and output together with the highway data.
이상에서 설명한 바와 같이, 본 발명은 광가입자 전송장치에 사용되어 관리단위신호(AU-3)에 대한 계위단위신호 레벨의 타임 슬롯 스위칭 기능을 수행할 수 있으므로, 광가입자 전송장치들이 서로 연동할 수 있게 해주는 효과가 있다.As described above, the present invention can be used in the optical subscriber transmission device to perform the time slot switching function of the hierarchy unit signal level with respect to the management unit signal (AU-3), so that the optical subscriber transmitters can interoperate with each other. It is effective.
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