KR100283114B1 - Burn in test circuit - Google Patents

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Abstract

1.청구범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs

본 발명은 번인 테스트 회로에 관한 것으로, 특히 웨이퍼 레벨의 번인 테스트 회로에 관한 것이다.The present invention relates to a burn-in test circuit, and more particularly to a wafer level burn-in test circuit.

2.발명이 해결하려고 하는 기술적 과제2. Technical problem that the invention tries to solve

웨이퍼 레벨에서 메모리 셀의 데이터 레벨이 연속적으로 변화되는 상황에 대해 스트레스를 여러번 인가하여 번인 테스트의 능률을 향상시키고자 함.To improve the efficiency of burn-in test by applying stress several times in the situation where the data level of memory cell is changed continuously at the wafer level.

3.발명의 해결방법의 요지3. Summary of the solution of the invention

웨이퍼 레벨의 번인 테스트 공정시 링 오실레이터를 사용해 메모리 셀의 플레이트 전극으로 일정한 주기를 갖는 펄스를 공급하도록 함.During the wafer-level burn-in test process, a ring oscillator is used to supply pulses with a constant period to the plate electrodes of the memory cells.

4.발명의 중요한 용도4. Important uses of the invention

반도체 메모리 소자의 번인 테스트 회로.Burn-in test circuit of semiconductor memory device.

Description

번인 테스트 회로{Burn in test circuit}Burn in test circuit

본 발명은 번인 테스트 회로(burn in test circuit)에 관한 것으로, 특히 웨이퍼 레벨의 번인 테스트 공정시 링 오실레이터를 사용해 메모리 셀의 플레이트 전극으로 일정한 주기를 갖는 펄스를 공급하여 번인 테스트의 능률을 향상시킬 수 있는 번인 테스트 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to a burn in test circuit. In particular, during a wafer-level burn-in test process, a ring oscillator may be used to supply a pulse having a certain period to a plate electrode of a memory cell to improve the efficiency of burn-in test. It is about a burn-in test circuit.

일반적으로 번인 테스트 회로(burn in test circuit)는 메모리 소자의 불량 유무를 체크하기 위해 웨이퍼 레벨(wafer level) 또는 패키지 레벨(package level) 등에서 사용된다.In general, a burn in test circuit is used at a wafer level or a package level to check whether a memory device is defective.

번인 테스트 회로를 이용한 테스트 공정을 수행하기 위해 종래에는 도 1에 도시된 바와 같이 노말 모드(normal mode) 상태에서는 메모리 셀의 플레이트 전극으로 일정한(stable) 플레이트 전압(Vcp; 약 1,5V)을 공급하여 테스트를 진행하게 된다. 이 후, 웨이퍼 레벨에서의 번인 테스트 공정시에는 노말 모드 상태보다 높은 일정한 플레이트 전압(Vcp; 약 3V) 인가하여 테스트를 진행하게 된다. 이러한 종래 기술은 메모리 셀의 데이터 레벨(data level)이 연속적으로 변화되는 상황에 대해 일정한 전압으로 스트레스(stress)를 가하게 됨으로써, 번인 테스트의 능률이 떨어지게 되고, 이로 인해 생산성이 저하되는 단점이 있다.In order to perform a test process using a burn-in test circuit, a stable plate voltage Vcp (about 1,5 V) is supplied to a plate electrode of a memory cell in a normal mode as shown in FIG. 1. To proceed with the test. Thereafter, during the burn-in test process at the wafer level, the test is performed by applying a constant plate voltage Vcp (about 3V) higher than the normal mode state. The prior art has a disadvantage in that the productivity of the burn-in test is lowered by applying a stress at a constant voltage to a situation in which the data level of the memory cell is continuously changed.

따라서, 본 발명은 웨이퍼 레벨의 번인 테스트 공정시 메모리 셀의 플레이트 전극으로 공급되는 전압을 링 오실레이터(ring oscillater)를 사용해 일정한 주기를 갖는 펄스를 공급함으로써, 상기한 단점을 해소할 수 있는 웨이퍼 레벨의 번인 테스트 회로를 제공하는 데 그 목적이 있다.Therefore, the present invention provides a wafer-level wafer that can solve the above-mentioned disadvantages by supplying a pulse having a constant period using a ring oscillater to supply the voltage supplied to the plate electrode of the memory cell during the wafer-level burn-in test process. The purpose is to provide a burn-in test circuit.

상술한 목적을 달성하기 위한 본 발명에 따른 번인 테스트 회로는 웨이퍼 레벨의 번인 테트스 공정시 일정한 전압을 발생시키기 위한 제 1 플레이트 전압 발생 회로와, 상기 제 1 플레이트 전압 발생 회로의 출력을 입력으로 하여 일정한 주기를 갖는 펄스를 출력하기 위한 링 오실레이터와, 노말 모드의 번인 테트스 공정시 메모리 셀의 플레이트 전극으로 일정한 전압을 공급하기 위한 제 2 플레이트 전압 발생 회로와, 웨이퍼 레벨의 번인 테트스 인에이블신호에 따라 상기 제 2 플레이트 전압 발생 회로로부터 공급되는 전압 및 상기 링 오실레이터로부터 공급되는 일정한 주기를 갖는 펄스를 메모리 셀의 플레이트 전극으로 각각 공급하기 위한 제 1 및 제 2 패스 트랜지스터를 포함하여 구성된 것을 특징으로 한다.Burn-in test circuit according to the present invention for achieving the above object is a first plate voltage generating circuit for generating a constant voltage during the burn-in test process of the wafer level, and the output of the first plate voltage generating circuit as input A ring oscillator for outputting a pulse having a constant period, a second plate voltage generation circuit for supplying a constant voltage to a plate electrode of a memory cell during a burn-in test process in a normal mode, and a wafer-level burn-in test enable signal And first and second pass transistors for supplying a pulse having a constant period supplied from the ring oscillator and a voltage supplied from the second plate voltage generating circuit to the plate electrode of the memory cell, respectively. do.

도 1은 종래의 번인 테스트 회로의 동작을 설명하기 위해 도시한 전압 특성도.1 is a voltage characteristic diagram shown for explaining the operation of a conventional burn-in test circuit.

도 2(a)는 본 발명에 따른 번인 테스트 회로도.Figure 2 (a) is a burn-in test circuit according to the present invention.

도 2(b)는 도 2(a)의 동작을 설명하기 위해 도시한 전압 특성도.FIG. 2B is a voltage characteristic diagram shown for explaining the operation of FIG.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1: 제 1 플레이트 전압 발생 회로1: first plate voltage generating circuit

2: 링 오실레이터2: ring oscillator

3: 제 2 플레이트 전압 발생 회로3: second plate voltage generating circuit

4: 메모리 셀의 플레이트 전극4: plate electrode of memory cell

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2(a)는 본 발명에 따른 번인 테스트 회로도이다.2 (a) is a burn-in test circuit diagram according to the present invention.

웨이퍼 레벨의 번인 테트스 공정시 일정한 전압을 발생시키기 위한 제 1 플레이트 전압 발생 회로(1)와, 상기 제 1 플레이트 전압 발생 회로(1)의 출력을 입력으로 하여 일정한 주기를 갖는 펄스를 출력하기 위한 링 오실레이터(2)와, 노말 모드의 번인 테트스 공정시 메모리 셀의 플레이트 전극(4)으로 일정한 전압을 공급하기 위한 제 2 플레이트 전압 발생 회로(3)와, 웨이퍼 레벨의 번인 테트스 인에이블신호(S1)에 따라 상기 제 2 플레이트 전압 발생 회로(3)로부터 공급되는 일정한 전압 및 상기 링 오실레이터(2)로부터 공급되는 일정한 주기를 갖는 펄스를 메모리 셀의 플레이트 전극(4)으로 공급하기 위한 제 1 및 제 2 패스 트랜지스터(N1 및 P1)로 구성된다.A first plate voltage generator circuit 1 for generating a constant voltage during the burn-in test process at the wafer level, and an output of the first plate voltage generator circuit 1 as an input for outputting a pulse having a constant period. A ring oscillator 2, a second plate voltage generation circuit 3 for supplying a constant voltage to the plate electrode 4 of the memory cell during the burn-in test process in the normal mode, and a wafer-level burn-in test enable signal According to S1, a first voltage for supplying a pulse having a constant voltage supplied from the second plate voltage generation circuit 3 and a constant period supplied from the ring oscillator 2 to the plate electrode 4 of the memory cell. And second pass transistors N1 and P1.

상술한 바와 같이 구성된 본 발명에 따른 번인 테스트 회로의 동작을 도 2(b)를 참조하여 상세히 설명하면 다음과 같다.The operation of the burn-in test circuit according to the present invention configured as described above will be described in detail with reference to FIG. 2 (b).

노말 모드시의 번인 테스트 공정시에는 웨이퍼 레벨의 번인 테스트 인에이블신호(S1)가 하이 상태로 된다. 이때, 상기 웨이퍼 레벨의 번인 테스트 인에이블신호(S1)를 입력으로 하는 제 1 패스 트랜지스터(N1)는 턴온(turn on)되고, 제 2 패스 트랜지스터(P1)는 턴오프(turn off) 된다. 그러므로, 제 2 플레이트 전압 발생 회로(3)의 일정한 출력 전압(도 2b의 A)이 상기 제 1 패스 트랜지스터(N1)를 통해 메모리 셀의 플레이트 전극(4)으로 공급되어 번인 테스트 공정을 수행하게 된다.During the burn-in test process in the normal mode, the burn-in test enable signal S1 at the wafer level becomes high. In this case, the first pass transistor N1 which receives the wafer level burn-in test enable signal S1 is turned on and the second pass transistor P1 is turned off. Therefore, a constant output voltage (A in FIG. 2B) of the second plate voltage generation circuit 3 is supplied to the plate electrode 4 of the memory cell through the first pass transistor N1 to perform a burn-in test process. .

이 후, 웨이퍼 레벨에서의 번인 테스트 공정시에는 상기 웨이퍼 레벨의 번인 테스트 인에이블신호(S1)는 로우 상태로 천이 된다. 이때, 제 1 패스 트랜지스터(N1)는 턴오프 되고, 제 2 패스 트랜지스터(P1)는 턴온 된다.Thereafter, in the burn-in test process at the wafer level, the burn-in test enable signal S1 at the wafer level transitions to a low state. In this case, the first pass transistor N1 is turned off and the second pass transistor P1 is turned on.

이때, 제 1 플레이트 전압 발생 회로(1)로부터 공급되는 일정한 전압(약 3V)은 링 오실레이터(2)의 낸드게이트(ND1)의 제 1 입력 단자(A)로 공급된다. 이때, 낸드게이트(ND1)의 출력은 하이(high) 상태로 되고, 한 쌍의 인버터(I1 및 I2)를 통한 제 1 노드(K1)의 전압은 하이 상태로 된다. 상기 제 1 노드(K1)의 전압은 궤환되어 상기 낸드게이트(ND1)의 제 2 입력단자(B)로 입력된다. 이때, 상기 낸드게이트(ND1)의 출력은 로우(low) 상태로 천이 된다. 그러므로 상기 제 1 노드(K1)의 전압은 로우 상태로 된다. 이는 다시 궤환되어 상기 낸드게이트(ND1)의 제 2 입력단자(B)로 입력된다. 이때, 상기 낸드게이트(ND1)의 출력은 다시 하이 상태로 반전되어 도 2(b)의 ″B″ 와 같은 일정한 주기를 갖는 펄스가 상기 제 1 노드(K1)로 출력된다.At this time, a constant voltage (about 3 V) supplied from the first plate voltage generation circuit 1 is supplied to the first input terminal A of the NAND gate ND1 of the ring oscillator 2. At this time, the output of the NAND gate ND1 becomes high and the voltage of the first node K1 through the pair of inverters I1 and I2 becomes high. The voltage of the first node K1 is fed back and input to the second input terminal B of the NAND gate ND1. At this time, the output of the NAND gate ND1 transitions to a low state. Therefore, the voltage of the first node K1 goes low. This is fed back to the second input terminal B of the NAND gate ND1. At this time, the output of the NAND gate ND1 is inverted to a high state again, and a pulse having a constant period such as ″ B ″ of FIG. 2B is output to the first node K1.

이때, 상기 웨이퍼 레벨의 번인 테스트 인에이블신호(S1)를 입력으로 상기 제 2 패스 트랜지스터(P1)가 턴온 되어 있으므로, 상기 제 1 노드(K1)의 일정한 주기를 갖는 펄스가 상기 제 2 패스 트랜지스터(P1)를 통해 메모리 셀의 플레이트 전극(4)으로 공급되어 번인 테스트 공정을 수행하게 된다.In this case, since the second pass transistor P1 is turned on with the wafer-level burn-in test enable signal S1 as an input, a pulse having a constant period of the first node K1 is generated in the second pass transistor ( P1) is supplied to the plate electrode 4 of the memory cell to perform a burn-in test process.

상술한 바와 같이 본 발명에 의하면 웨이퍼 레벨의 번인 테스트 공정시 메모리 셀의 플레이트 전극으로 공급되는 전압을 링 오실레이터를 사용해 일정한 주기를 갖는 펄스를 공급함으로써, 메모리 셀의 데이터 레벨이 연속적으로 변화되는 상황에 대해 스트레스(stress)를 여러번 인가하게 되어 테스트 능률이 향상되고, 이로 인해 생산성을 향상시킬 수 있는 탁월한 효과가 있다.As described above, according to the present invention, in the situation where the data level of the memory cell is continuously changed by supplying a pulse having a certain period using a ring oscillator, the voltage supplied to the plate electrode of the memory cell during the wafer-level burn-in test process. Applying multiple stresses to the test improves test efficiency, which has the effect of improving productivity.

Claims (2)

웨이퍼 레벨의 번인 테트스 공정을 위한 전압을 발생시키기 위한 제 1 플레이트 전압 발생 회로와,A first plate voltage generating circuit for generating a voltage for a wafer level burn-in test process; 상기 제 1 플레이트 전압 발생 회로의 출력 전압을 하나의 입력으로 하고 출력을 피드백시켜 다른 하나의 입력으로 하여 일정한 주기를 갖는 펄스를 출력하기 위한 링 오실레이터와,A ring oscillator for outputting a pulse having a predetermined period by using the output voltage of the first plate voltage generation circuit as one input and feeding the output back to another input; 노말 모드의 번인 테트스 공정을 위한 전압을 발생시키기 위한 제 2 플레이트 전압 발생 회로와,A second plate voltage generator circuit for generating a voltage for the burn-in test process in the normal mode, 웨이퍼 레벨의 번인 테트스 인에이블 신호에 따라 상기 제 2 플레이트 전압 발생 회로로부터 공급되는 전압 및 상기 링 오실레이터로부터 공급되는 일정한 주기를 갖는 펄스를 메모리 셀의 플레이트 전극으로 각각 공급하기 위한 제 1 및 제 2 패스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 번인 테스트 회로.A first and a second for supplying a pulse having a constant period supplied from the voltage supplied from the second plate voltage generating circuit and the ring oscillator to the plate electrode of the memory cell according to a wafer level burn-in test enable signal Burn-in test circuit comprising a pass transistor. 제 1 항에 있어서, 상기 링 오실레이터는 상기 제 1 플레이트 전압 발생 회로의 출력을 어느 한 입력으로 하며 상기 링 오실레이터의 출력을 다른 한 입력으로 하는 NAND 게이트와,The NAND gate of claim 1, wherein the ring oscillator comprises: a NAND gate having an output of the first plate voltage generator circuit as one input and an output of the ring oscillator as another input; 상기 NAND 게이트의 출력 및 상기 링 오실레이터의 출력 단자간에 직렬로 접속되는 제 1 및 제 2 인버터를 포함하여 구성된 것을 특징으로 하는 번인 테스트 회로.And first and second inverters connected in series between an output of the NAND gate and an output terminal of the ring oscillator.
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