KR100282941B1 - 수직동기신호 지연장치 - Google Patents

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 수직동기신호 지연장치에 관한 것이다.

나. 발명이 해결하려고 하는 기술적 과제

인터레이스 방식에서 데이타를 처리할 때에 첫 번째 필드와 두 번째 필드가 [H]의 수평라인을 가지지 않도록 수직동기신호를 적절히 조절하므로, 상기 [H]의 수평라인의 처리의 곤란함을 해결한다.

다. 발명의 해결방법의 요지

수직동기신호의 에지를 검출하는 수직동기신호 에지검출부와, 한 수평라인구간인 1[H]를 로 등분하여 한 [H]의 구간은 제1상태로, 다른 [H]의 구간은 제2상태로 나타나며, 첫 번째 필드의 수직동기신호 에지검출신호의 발생위치가 상기 제1상태의 구간의 중앙에 위치하며, 두 번째 필드의 수직동기신호 에지검출신호의 발생위치가 상기 제2상태의 구간의 중앙에 위치하는 필드 에어리어 출력신호를 생성하는 필드 에어리어 출력신호 생성부와, 상기 첫 번째 필드의 수직동기신호의 에지발생위치에서부터 그 후 처음 발생하는 필드 에어리어 출력신호의 제1상태에서 제2상태로의 에지발생위치까지의 제1지연영역과 두 번째 필드의 수직동기신호의 에지발생위치에서부터 그후 처음 발생하는 필드 에어리어 출력신호의 제1상태에서 제2상태로의 에지발생위치까지의 제2지연영역을 나타내는 신호를 생성하고, 그 신호를 상기 필드 에어리어 출력신호에 따라 지연함으로써 상기 신호에서 첫 번째 필드의 수직동기신호의 에지를 나타내는 위치를 상기 제1지연영역만큼 지연하고 두 번째 필드의 수직동기신호의 에지를 나타내는 위치를 상기 제2지연영역만큼 지연하는 수직동기신호 지연부를 구비하는 것을 특징으로 한다.

라. 발명의 중요한 용도

방송신호 처리장치에 사용된다.

Description

수직동기신호 지연장치

본 발명은 방송신호 처리장치에 관한 것으로, 특히 수직동기신호 지연장치에 관한 것이다.

한 프레임을 두 개의 필드로 나누어 주사하는 인터레이스 방식의 주사방식을 개략적으로 도시한 도 1을 참조하면, 첫 번째 필드에서는 실선으로 표시한 바와 같이 한 수평라인구간인 1[H]의 수평라인이 한 라인 건너 한 라인씩 주사되며, 마지막에는 [H]의 수평라인이 주사된다. 첫 번째 필드에 대한 주사가 종료되면 점선으로 표시한 바와 같이 두 번째 필드의 주사가 시작된다. 상기 두 번째 필드에서 처음 수평라인은 시작지점에서 [H]만큼 떨어진 부분부터 시작되어 [H]만큼 주사된다. 그 후부터는 한 라인 건너 한 라인씩 1[H]의 수평라인이 주사되며, 이때 주사되는 라인은 첫 번째 필드에서 주사되지 않은 라인이다.

이와같이 첫 번째 필드의 마지막 수평라인과 두 번째 필드의 처음 수평라인은 [H]의 구간을 가지는데, 이와같은 [H]의 수평라인은 지정된 수평라인의 데이타를 메모리에 저장하는 등의 각종 처리를 정확하게 수행할 수 없게 하는 요인이 되었다.

상술한 바와 같이 인터레이스 방식에서 첫 번째 필드와 두 번째 필드에는 [H]의 수평라인이 존재하는데, 이와같은 [H]의 수평라인은 수평라인의 데이타를 정확하게 처리할 수 없게 하는 요인이 되었다.

따라서 본 발명의 목적은 인터레이스 방식에서 데이타를 처리할 때에 첫 번째 필드와 두 번째 필드가 [H]의 수평라인을 가지지 않도록 하는 수직동기신호 지연장치를 제공함에 있다.

도 1은 인터레이스 주사방식을 개략적으로 도시한 도면,

도 2는 본 발명의 바람직한 실시예에 따른 수직동기신호 지연장치의 블럭구성도,

도 3 내지 도 6은 도 2의 각 블럭에 대한 상세회로도,

도 7은 도 3 내지 도 6의 동작파형도.

상술한 목적을 달성하기 위한 본 발명은 수직동기신호의 에지를 검출하는 수직동기신호 에지검출부와, 한 수평라인구간인 1[H]를 로 등분하여 한 [H]의 구간은 제1상태로, 다른 [H]의 구간은 제2상태로 나타나며, 첫 번째 필드의 수직동기신호 에지검출신호의 발생위치가 상기 제1상태의 구간의 중앙에 위치하며, 두 번째 필드의 수직동기신호 에지검출신호의 발생위치가 상기 제2상태의 구간의 중앙에 위치하는 필드 에어리어 출력신호를 생성하는 필드 에어리어 출력신호 생성부와, 상기 첫 번째 필드의 수직동기신호의 에지발생위치에서부터 그 후 처음 발생하는 필드 에어리어 출력신호의 제1상태에서 제2상태로의 에지발생위치까지의 제1지연영역과 두 번째 필드의 수직동기신호의 에지발생위치에서부터 그후 처음 발생하는 필드 에어리어 출력신호의 제1상태에서 제2상태로의 에지발생위치까지의 제2지연영역을 나타내는 신호를 생성하고, 그 신호를 상기 필드 에어리어 출력신호에 따라 지연함으로써 상기 신호에서 첫 번째 필드의 수직동기신호의 에지를 나타내는 위치를 상기 제1지연영역만큼 지연하고 두 번째 필드의 수직동기신호의 에지를 나타내는 위치를 상기 제2지연영역만큼 지연하는 수직동기신호 지연부를 구비하는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명 및 첨부도면에서 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

본 발명의 설명에 앞서, 인터레이스 방식에서 수평라인구간이 1[H]이고 한 프레임에 속하는 전체 수평라인수가 M일 때에, 첫 번째 필드의 시작을 나타내는 제1수직동기신호의 발생지점과 첫 번째 필드의 종료 및 두 번째 필드의 시작을 나타내는 제2수직동기신호의 발생지점간의 간격은 X+ [H]이며, 이에따라 상기 제2수직동기신호의 발생지점과 두 번째 필드의 종료 및 다음 프레임의 시작을 나타내는 제3수직동기신호의 발생지점간의 간격은 M-(X+ )[H]가 된다. 여기서, X는 방송방식에 따라 가변가능한 정수이다. 즉 두 번째 필드의 수직동기신호는 첫 번째 필드의 수직동기신호에 대해 정수배의 수평라인구간과 [H]의 간격을 두고 발생된다. 예를 들어, 상기 한 프레임에 속하는 전체 수평라인을 첫 번째 필드와 두 번째 필드에 동일하게 분배하는 경우에 첫 번째 필드에 속하는 수평라인수는 이 되고, 두 번째 필드에 속하는 수평라인수도 이 된다. 상기 M은 방송방식에 따라 가변가능한데, 상기 M은 NTSC(National Television System Committee) 방식에서 525이고, PAL(Phase Alternative By Line System) 방식에서 625로서, 대부분의 경우에 상기 M은 기수이다. 따라서 NTSC 방식의 경우에 첫 번째 필드에는 262.5[H]가 위치하고 두 번째 필드에도 262.5[H]가 위치하고, PAL 방식의 경우에 첫 번째 필드에는 312.5[H]가 위치하고 두 번째 필드에도 312.5[H]가 위치한다. 따라서 NTSC의 경우 두 번째 필드의 수직동기신호는 첫 번째 필드의 수직동기신호에 대해 (262+ )[H]의 간격을 두고 발생하며, PAL의 경우 두 번째 필드의 수직동기신호는 첫 번째 필드의 수직동기신호에 대해 (312+ )[H]의 간격을 두고 발생한다.

이에따라 본 발명은 첫 번째 필드에 [H]의 구간을 더 할당하고 두 번째 필드에 [H]의 구간을 덜 할당하거나, 첫 번째 필드에 [H]의 구간을 덜 할당하고 두 번째 필드에 [H]의 구간을 더 할당함으로서 첫 번째 필드와 두 번째 필드가 포함하는 [H]의 수평라인을 제거한다. 상기와 같이 첫 번째 필드와 두 번째 필드의 구간을 조절하는 것은 상기 첫 번째 필드와 두 번째 필드의 구간을 나타내는 수직동기신호를 지연시킴으로서 가능하다.

이하 첫 번째 필드와 두 번째 필드에 동일한 수평라인을 할당한 시스템에 적용가능하며, 수학식 1과 같이 첫 번째 필드에는 [H]를 더 할당하고, 두 번째 필드에는 [H]를 덜 할당함으로서, 첫 번째 필드에는 + [H]가 위치하고, 두 번째 필드에는 - [H]가 위치하도록 수직동기신호를 지연시키는 수직동기신호 지연장치를 예로 들어 설명한다.

여기서, 본 발명의 바람직한 실시예에서는 상기 수학식 1과 같이 수직동기신호를 지연함으로서, NTSC 방식의 경우에는 첫 번째 필드에 263[H]가 포함되고, 두 번째 필드에 262[H]가 포함되며, PAL 방식의 경우에는 첫 번째 필드에 313[H]가 포함되고, 두 번째 필드에 312[H]가 포함되게 된다. 즉, 첫 번째 필드나 두 번째 필드가 [H]의 수평라인을 가지지 않게 된다.

본 발명의 바람직한 실시예에 따른 수직동기신호 지연장치의 블럭구성도를 도시한 도 2를 참조하면, 수평동기신호 에지검출부(100)는 수평동기신호의 에지를 검출하여 hflag로서 출력한다. 상기 hflag는 제1카운트부(102)에 입력되며, 제1카운트부(102)는 클럭을 9비트-카운팅하며, hflag 및 aflag에 따라 싱크러너스(synchronous) 리셋된다. 여기서, 상기 클럭은 NTSC방식의 경우에 858×2f_{hg ntsc}이고, PAL방식의 경우에 864×2f_{hg pal}이다. 상기 제1카운트부(102)의 카운트 값은 비교부(104)에 제공된다. 상기 비교부(104)는 상기 카운트 값이 기준값과 같을 때에 aflag를 발생한다. 여기서, 상기 기준값은 NTSC방식인 경우에는 427이고, PAL방식인 경우에는 430이다. 상기 기준값은 [H]동안 상기 제1카운트부(102)가 카운트한 값이다. 그리고, 상기 aflag가 출력되는 시점은 내부지연에 의하여 제1카운터(102)가 2클럭을 더 카운트하였을 때가 된다. 즉, 제1카운터(102)가 NTSC방식인 경우에 429, PAL방식인 경우에 432를 카운트하였을 때에 aflag가 발생된다. 상기 aflag와 hflag는 제2카운트부(106)에 입력된다. 상기 제2카운트부(106)는 hflag와 aflag 중 어느 하나라도 발생할 경우에 1클럭 인에이블되어 클럭을 2비트-카운팅하며, hflag에 따라 싱크러너스 리셋된다. 즉, 상기 제2카운터(106)는 [H]마다 1씩 증가하며, 1[H]마다 싱크러너스 리셋된다. 이에따라 제2카운터(106)의 출력인 hrange는 1[H]의 첫 번째 [H]구간에서 00이고, 두 번째 [H]구간에서 01이고, 세 번째 [H]구간에서 10이고, 네 번째 [H]구간에서 11이다. 그리고 hpointd 생성부(108)는 hrange와 hflag와 aflag를 제공받아 aflag와 hrange가 모두 하이인 경우나 hflag가 발생하였을 때에 1클럭의 하이구간을 가지는 신호를 2회 지연하여 출력하며, 그 출력이 정렬신호로 사용되는 hpointd이다. 상기 hpointd는 1[H]의 주기를 가진다. 그리고 FLDAREAOT 생성부(110)는 hrange와 제1카운트부(102)의 카운트값중 최상위 2비트를 결합한 4비트와 마이컴이 제공하는 HAREA에 따른 값을 비교하여 필드 에어리어 출력신호인 FLDAREAOT를 출력하며, 상기 FLDAREAOT는 1[H]를 로 등분하여 어느 한 [H]에 대해서는 하이로 다른 [H]에 대해서는 로우로 나타나며, 수직동기신호의 에지를 검출한 Vneg 중 첫 번째 필드에 대한 Vneg이 하이구간의 중앙에 위치하는 신호이다. 상기 마이컴은 상기 FLDAREAOT가 상기와 같이 생성될 수 있도록 수직동기신호의 에지검출신호인 Vneg을 모니터링하여 그에 적절하게 HAREA를 제공한다. 그리고 수직동기신호 에지검출부(112)는 수직동기신호의 하강에지를 검출하여 Vneg으로서 출력한다. 그리고 수직동기신호 지연출력부(114)는 상기 hpointd와 FLDAREAOT와 Vneg를 제공받아 수직동기신호를 지연하여 출력하며, 이에따라 상기 지연되어 출력된 수직동기신호에 따라 정해지는 첫 번째 필드구간은 + [H]이고, 두 번째 필드구간은 - [H]가 된다.

상기와 같은 수직동기신호 지연장치의 상세 회로도를 도시한 도 3 내지 도 6과 그에 따른 동작파형도를 도시한 도 7을 참조하여 본 발명의 바람직한 실시예에 따른 수직동기신호 지연장치의 구성과 동작을 상세히 설명한다.

수평동기신호는 수평동기신호 에지검출부(100)의 인버터(INV1)에 의하여 반전되거나 그대로 셀렉터(SEL1)에 입력되며, 마이컴은 선택신호를 통하여 상기 셀렉터(SEL1)로 입력된 두 신호중 어느 하나를 선택하여 출력할 수 있다. 상기 마이컴에 의하여 선택된 수평동기신호는 D플립플롭(D1)에 제공된다. 여기서, 반전된 수평동기신호가 선택되었다고 가정한다. 상기 D플립플롭(D1)은 그 선택된 수평동기신호를 1클럭 지연하여 출력한다. 상기 D플립플롭(D1)의 출력은 인버터(INV2)를 통하여 반전되고, 또한 상기 D플립플롭(D1)의 출력은 D플립플롭(D2)에 의하여 1클럭 지연된다. 상기 인버터(INV2)의 출력과 D플립플롭(D2)의 출력은 앤드게이트(AND1)에 입력되며, 그 앤드게이트(AND1)는 인버터(INV2)의 출력과 D플립플롭(D2)의 출력이 동시에 하이일 때에 하이인 신호, 즉 상기 D플립플롭(D2)의 출력에 대한 상승에지를 검출한 신호를 출력한다. 상기 앤드게이트(AND1)의 출력은 D플립플롭(D3)에 의하여 다시 1클럭 지연된다. 여기서, 상기 D플립플롭(D3)의 출력신호가 hflag이다. 상기 hflag는 수평동기신호의 상승에지에서 1클럭이 하이로 나타나는 신호를 1클럭 지연한 신호가 된다.

상기 hflag는 제1카운트부(102)의 인버터(INV3)에 제공되어 반전된 후에 앤드게이트(AND2)에 입력된다. 상기 앤드게이트(AND2)는 입력되는 신호중 하나라도 로우이면 카운터(CNT1)에 싱크러너스 리셋신호를 제공하며, 상기 카운터(CNT1)는 클럭을 9비트-카운트하다가 상기 싱크러너스 리셋신호가 제공되면 다음 클럭에 동기되어 리셋한다. 상기 hflag에 의하여 리셋된 카운터(CNT1)는 다시 처음부터 클럭을 9비트-카운트하기 시작하고 그에 따라 그 카운트 값이 증가한다. 상기 카운트 값은 제1비교부(104)의 비교기(COM1)에 입력된다.

상기 제1비교부(104)의 셀렉터(SEL2)는 430 및 427을 입력받아 마이컴의 제어에 따라 PAL방식인 경우에는 430을 출력하고, NTSC방식인 427을 출력하며, 그 출력을 상기 비교기(COM1)에 제공한다. 상기 비교기(COM1)는 상기 카운트 값이 상기 셀렉터(SEL2)가 제공한 값과 동일할 경우에 하이인 신호를 발생하며, 그 신호는 D플립플롭(D4)에 의하여 1클럭 지연된 후에 aflag로서 출력된다. 여기서, PAL방식의 수평라인구간의 을 카운트하였을 때의 카운트 값이 430이고, NTSC의 수평라인구간의 을 카운트하였을 때의 카운트 값이 427이다. 이에따라 상기 제1카운터(CNT1)의 카운트 값이 셀렉터(SEL2)에서 제공한 값과 같아지는 때는 해당 수평라인구간의 [H]가 되는 때이다. 따라서 상기 aflag는 도 7에 도시한 바와 같이 [H]마다 발생한다. 그리고 상기 aflag는 인버터(INV4)에 의하여 반전된 후에 다시 제1카운트부(102)의 앤드게이트(AND2)에 입력되며, 이에따라 상기 카운터(CNT1)는 다시 싱크러너스 리셋된다.

그리고 상기 인버터(INV3)에 의하여 반전된 hflag와 인버터(INV4)에 의하여 반전된 aflag는 제2카운트부(106)의 낸드게이트(NAND)에 입력된다. 상기 낸드게이트(NAND)는 상기 인버터(INV3)에 의하여 반전된 hflag와 인버터(INV4)에 의하여 반전된 aflag중 어느 하나라도 로우일 경우에 카운터(CNT2)를 인에이블하는 신호를 발생한다. 이에따라 상기 카운터(CNT2)는 [H]마다 인에이블되어 클럭을 2비트-카운트한다. 그리고 상기 인버터(INV3)에 의하여 반전된 hflag는 앤드게이트(AND3)를 통하여 카운터(ANT2)의 싱크러너스 리셋으로 사용된다. 따라서 상기 카운터(CNT2)의 출력은 1[H]에 대해 첫 [H]구간에서 00이고, 두 번째 [H]구간에서 01이고, 세 번째 [H]구간에서 10이고, 네 번째 [H]구간에서 11로 나타난다. 이와같은 카운터(CNT2)의 출력을 hrange라하며, 상기 hrange는 도 7에 도시한 바와 같이 1[H]를 4등분하고, 각 등분을 00,01,10,11로 나타나는 정보가 된다.

상기 hrange의 2비트는 hpointd 생성부(108)의 앤드게이트(AND6)에 입력되며, 상기 앤드게이트(AND6)는 hrange의 두 비트가 모두 1인 경우, 즉 11일 경우에 하이의 신호를 발생한다. 상기 앤드게이트(AND6)의 출력은 앤드게이트(AND7)에 입력된다. 상기 앤드게이트(AND7)는 상기 앤드게이트(AND7)와 aflag를 입력받아 두 신호가 동시에 하이인 경우 즉, 도 7의 P지점에서 하이인 신호를 발생한다. 상기 신호와 hflag는 오아게이트(OR)에 입력되며, 오아게이트(OR)는 두 신호중 어느 한 신호라도 하이일 경우에 하이인 신호를 발생하며, 그 신호는 D 플립플롭(D7,D8)에 의하여 2클럭 지연되어 출력되며, 그 출력이 hpointd이다. 상기 hpointd는 도 7에 도시한 바와 같이 P지점으로부터 2클럭 지연되어 발생한다.

그리고 수직동기신호는 수직동기 에지검출부(112)의 D플립플롭(D5)에 입력된다. 상기 D플립플롭(D5)은 상기 수직동기신호를 1클럭 지연시킨후에 D플립플롭(D6)과 인버터(INV5)에 입력한다. 상기 D플립플롭(D6)은 상기 D플립플롭(D5)의 출력을 1클럭 지연시키고, 상기 인버터(INV5)는 상기 D플립플롭(D5)의 출력을 반전한다. 상기 D플립플롭(D6)과 인버터(INV5)의 출력신호는 앤드게이트(AND4)에 입력된다. 상기 앤드게이트(AND4)는 상기 두 신호가 동시에 하이일 경우에 하이인 신호 즉, 수직동기신호의 하강에지에서 1클럭동안 하이인 신호를 발생하며, 그 신호가 Vneg이다.

여기서, 상기 마이컴은 1[H]를 14등분하고, 그 중에서 [H]는 하이로 다른 [H]는 로우로 나타나는 FLDAREAOT를 출력하기 위한 3비트의 HAREA를 발생한다. 상기 마이컴은 000(0), 001(1), 010(2), 011(3), 100(4), 101(5), 110(6), 111(7)중 어느 하나를 선택하여 HAREA로서 FLDAREAOT 생성부(110)에 제공하며, 상기 FLDAREAOT 생성부(110)는 상기 HAREA의 값이 지정하는 부분에서부터 [H]만큼 FLDAREAOT를 하이로 출력하고, 그외의 구간에 대해서는 로우로 출력한다. 특히 상기 마이컴은 상기 Vneg을 모니터링하여, 첫 번째 필드의 Vneg 발생지점이 FLDAREAOT의 하이구간의 중앙에 위치하도록 상기 HAREA의 값을 설정한다.

상기 마이컴이 제공하는 HAREA의 상위 2비트는 FLDAREAOT 생성부(110)의 앤드게이트(AND5)에 입력되며, 앤드게이트(AND5)는 두 비트가 동시에 하이인 경우 즉, 110이나 111인 경우에 하이의 신호를 발생하며, 그 신호는 셀렉터(SEL3)의 선택신호로서 사용된다.

상기 셀렉터(SEL3)는 상기 HAREA와 6(110)을 입력받아 상기 선택신호가 로우일 때에 HAREA를 선택출력하고, 상기 선택신호가 하이일 경우에 6(110)을 선택출력한다. 그후, 상기 셀렉터(SEL3)의 3비트 출력에 0이 최상위비트로서 결합되며, 그 0이 결합된 셀렉터(SEL3)의 출력은 비교기(COM2)에 입력된다. 또한 상기 0이 결합된 셀렉터(SEL3)의 출력은 가산기(AD3)에 입력되며, 가산기(AD3)는 그 0이 결합된 셀렉터(SEL3)의 출력에 7(0111)을 가산한다. 상기 가산기(AD3)의 출력은 비교기(COM3)에 입력된다.

또한 비교기(COM2)와 비교기(COM3)는 hrange를 상위 2비트로 하고 상기 제1카운트부(102)의 카운트값의 상위 2비트를 하위 2비트로 한 4비트를 입력받는다. 상기 비교기(COM2)는 상기 hrange와 카운트값을 결합한 것이 상기 0이 결합된 셀렉터(SEL3)의 출력보다 클 경우에 하이의 신호를 발생한다. 그리고, 상기 비교기(COM3)는 hrange와 카운트값을 결합한 것이 상기 가산기(AD3)의 출력보다 클 경우에 하이의 신호를 발생한다. 상기 비교기(COM2)의 출력은 SR플립플롭(SR1)의 셋단자에 입력되고, 비교기(COM3)의 출력은 SR플립플롭(SR1)의 리셋단자에 입력된다. 이에따라 상기 SR플립플롭(SR1)은 비교기(COM2)의 출력에 따라 셋되고, 비교기(COM3)의 출력에 따라 리셋되며, 이와같은 SR플립플롭(SR1)의 출력을 FLDAREAOT라 한다. 상기 FLDAREAOT는 도 7에 도시한 바와 같이 1[H]를 주기로 하여 [H]는 하이로 발생되고 [H]는 로우로 발생되며, 첫 번째 필드의 Vneg 발생지점이 FLDAREAOT의 하이구간의 중앙에 위치한다. 또한 첫 번째 필드의 Vneg과 두 번째 필드의 Vneg은 정수배의 수평라인구간과 [H]의 간격을 가지므로, 두 번째 필드의 Vneg 발생지점이 상기 FLDAREAOT의 로우구간의 중앙에 위치하게 된다.

여기서, 수직동기신호 지연출력부에서 사용되는 신호들에 대해 정리하면, 첫째로 hpointd는 aflag와 hrange가 모두 하이인 구간에서 발생되는 1클럭의 하이구간을 가지는 신호를 2클럭 지연시킨 신호로서 주기는 1[H]이며, 지연되어진 수직동기신호를 정렬하여 출력할 때에 사용된다. 둘째로 Vneg은 수직동기신호의 하강에지를 검출한 신호이다. 셋째로 FLDAREAOT는 1[H]기간을 로 등분하여 [H]는 하이이고, [H]는 로우인 신호이며, 이는 마이컴에 의하여 첫 번째 필드의 Vneg의 발생지점이 FLDAREAOT의 하이구간의 중앙에 위치하도록 조정된 신호이다.

이제, 상기와 같은 신호들을 이용하여 수직동기신호를 지연하여 출력하는 수직동기신호 지연출력부(114)의 구성과 동작을 상세히 설명한다. 상기 FLDAREAOT는 인버터(INV5)에 의한 반전된 후에 앤드게이트(AND8)에 입력된다. 또한 FLDAREAOT는 D플립플롭(D9)에 입력되어 1클럭 지연된 후에 앤드게이트(AND8)에 입력된다. 이때 상기 앤드게이트(AND8)는 두 신호가 동시에 하이인 경우에 하이인 신호, 즉 FLDAREAOT의 하강에지를 검출한 신호인 (가)를 출력한다. 상기 (가)는 도 7에 도시한 바와 같이 FLDAREAOT의 하강에지에서 1클럭동안 하이로 발생하는 신호이다. 그리고 상기 Vneg은 인버터(INV6)에 입력되어 반전되며, 이는 도 7에 도시한 (나)와 같다. 상기 (가)와 (나)는 앤드게이트(AND9)에 입력되며, 상기 앤드게이트(AND9)는 두 신호가 동시에 하이인 경우에 하이인 신호를 발생하며, 이는 도 7에 도시한 (다)와 같이 FLDAREAOT의 하강에지에 대응된다. 상기 앤드게이트(AND9)의 출력인 (다)는 SR플립플롭(SR2)의 셋단자에 입력되고, 상기 Vneg은 SR플립플롭(SR2)의 리셋단자에 입력된다. 상기 SR플립플롭(SR2)은 상기 (다)에 의해 셋되고, 상기 Vneg에 의하여 리셋된다. 상기 SR플립플롭(SR2)의 출력을 도시한 도 7의 (라)를 살펴보면, 상기 (라)는 첫 번째 필드의 Vneg이 발생한 지점인 A에서 SR플립플롭(SR2)이 리셋됨에 따라 로우로 나타나고, 첫 번째 필드의 Vneg이 발생한 후 처음 FLDAREAOT의 하강에지가 발생한 지점인 B에서부터 SR플립플롭(SR2)이 셋됨에 따라 하이로 나타난다. 여기서, 상기 첫 번째 Vneg은 상기 FLDAREAOT의 하이구간의 중앙에 위치하므로, A∼B는 [H]가 된다. 상기 [H]의 A∼B는 첫 번째 필드에 대한 지연영역으로서 이하 제1지연영역이라 한다. 그리고 A에서부터 [H]의 간격을 두고 두 번째 필드의 Vneg이 발생하며, 그 두 번째 필드의 Vneg이 발생한 지점인 C에서 상기 (라)는 SR플립플롭(SR2)이 리셋됨에 따라 로우로 나타나고, 두 번째 필드의 Vneg이 발생한 후 처음 FLDAREAOT의 하강에지가 발생한 지점인 D에서부터 SR플립플롭(SR2)이 셋됨에 따라 하이로 나타난다. 여기서, 상기 두 번째 Vneg은 FLDAREAOT의 로우구간의 중앙에 위치하므로 C∼D는 + [H]가 된다. 상기 + [H]의 C∼D는 두 번째 필드에 대한 지연영역으로서 이하 제2지연영역이라 한다. 그리고 상기 C에서 [H]의 간격을 두고 다음 프레임의 첫 번째 필드의 Vneg이 발생하며, 그 다음 프레임의 첫 번째 필드의 Vneg이 발생한 지점이 E이다. 여기서, 상기 다음 프레임의 첫 번째 필드에 대한 지연영역은 상기 제1지연영역과 같고, 두 번째 필드에 대한 지연영역은 상기 제2지연영역과 같다. 여기서, 상기 한 프레임에 대한 구간은 A∼E로 M[H]이며, 각 필드에 대한 구간인 상기 A∼C와 C∼E는 각각 [H]이다.

상기와 같은 (라)는 D플립플롭(D10)에 입력된다. 상기 D플립플롭(D10)은 상기 (가)에 의하여 인에이블된다. 따라서 D플립플롭(D10)은 상기 (가)에 의하여 인에이블되었을 때에 그 다음 클럭에서 상기 (라)를 래치하여 출력하며, 그 출력이 (마)이다. 상기 (마)는 도 7에 도시한 바와 같이 (라)를 지연한 것인 데, 첫 번째 필드에 대해서는 제1지연영역만큼 지연하고, 두 번째 필드에 대해서는 제2지연영역만큼 지연한 것이다. 즉, (라)에서 첫 번째 필드의 Vneg의 발생지점에 대응하는 A는 [H]의 제1지연영역만큼 지연되어 (마)에서 A'로서 나타나고, (라)에서 두 번째 필드의 Vneg의 발생지점에 대응하는 C는 + [H]의 제2지연영역만큼 지연되어 (마)에서 C'로서 나타나고, (라)에서 다음 프레임의 첫 번째 필드의 Vneg의 발생지점에 대응하는 E는 [H]의 제1지연영역만큼 지연되어 (마)에서 E'로서 나타난다. 그리고 (라)의 B는 1[H]만큼 지연되어 (마)에서 B'로서 나타나고, D는 1[H]만큼 지연되어 (마)에서 D'로서 나타난다.

상기 (마)의 A'∼C'는 첫 번째 필드구간을 나타내고, C'∼E'는 두 번째 필드구간을 나타낸다. 상기 A'는 A에 대해 [H]만큼, C'는 C에 대해 + [H]만큼, E'는 E에 대해 [H]만큼 지연되었으므로 전체적으로 [H]를 제거하였을 때에 결국 C'만 C에 대해 [H]만큼 지연된 것으로 볼 수 있다. 따라서 첫 번째 필드를 나타내는 A'∼C'는 [H]의 A∼C에 대해 [H]를 더 포함한 것이며, 두 번째 필드를 나타내는 C'∼E'는 [H]의 C∼E에 대해 [H]를 덜 포함한 것이 된다.

상기와 같이 (마)는 첫 번째 필드구간에 + [H]를 할당하고 두 번째 필드구간에 - [H]를 할당하는 것을 나타내는 신호이다. 상기 (마)는 다시 실제 수평동기신호에 따른 hpointd에 의하여 정렬되어 출력되기 위하여 D플립플롭(D11)에 입력된다. 상기 D플립플롭(D11)은 hpointd에 의하여 인에이블되며, 상기 D플립플롭(D11)은 인에이블될 때에 클럭에 따라 상기 (마)를 래치하여 출력한다.

상술한 바와 같이 본 발명은 인터레이스 방식에서 데이타를 처리할 때에 첫 번째 필드와 두 번째 필드가 [H]의 수평라인을 가지지 않도록 수직동기신호를 적절히 조절하므로, 상기 [H]의 수평라인의 처리의 곤란함을 해결할 수 있다.

Claims (4)

1. 한 프레임을 두 필드로 나누어 주사하는 인터레이스 방식을 채용한 시스템의 수직동기신호 지연장치에 있어서,

   수직동기신호의 에지를 검출하는 수직동기신호 에지검출부와,

   한 수평라인구간인 1[H]를 로 등분하여 한 [H]의 구간은 제1상태로, 다른 [H]의 구간은 제2상태로 나타나며, 첫 번째 필드의 수직동기신호 에지검출신호의 발생위치가 상기 제1상태의 구간의 중앙에 위치하며, 두 번째 필드의 수직동기신호 에지검출신호의 발생위치가 상기 제2상태의 구간의 중앙에 위치하는 필드 에어리어 출력신호를 생성하는 필드 에어리어 출력신호 생성부와,

   상기 첫 번째 필드의 수직동기신호의 에지발생위치에서부터 그 후 처음 발생하는 필드 에어리어 출력신호의 제1상태에서 제2상태로의 에지발생위치까지의 제1지연영역과 두 번째 필드의 수직동기신호의 에지발생위치에서부터 그후 처음 발생하는 필드 에어리어 출력신호의 제1상태에서 제2상태로의 에지발생위치까지의 제2지연영역을 나타내는 신호를 생성하고, 그 신호를 상기 필드 에어리어 출력신호에 따라 지연함으로써 상기 신호에서 첫 번째 필드의 수직동기신호의 에지를 나타내는 위치를 상기 제1지연영역만큼 지연하고 두 번째 필드의 수직동기신호의 에지를 나타내는 위치를 상기 제2지연영역만큼 지연하는 수직동기신호 지연부를 구비하는 것을 특징으로 하는 수직동기신호 지연장치.
2. 한 프레임을 두 필드로 나누어 주사하는 인터레이스 방식을 채용한 시스템의 수직동기신호 지연장치에 있어서,

   수평동기신호에 따르는 정렬신호를 생성하는 정렬신호 생성부와,

   수직동기신호의 에지를 검출하는 수직동기신호 에지검출부와,

   한 수평라인구간인 1[H]를 로 등분하여 한 [H]의 구간은 제1상태로, 다른 [H]의 구간은 제2상태로 나타나며, 첫 번째 필드의 수직동기신호 에지검출신호의 발생위치가 상기 제1상태의 구간의 중앙에 위치하며, 두 번째 필드의 수직동기신호 에지검출신호의 발생위치가 상기 제2상태의 구간의 중앙에 위치하는 필드 에어리어 출력신호를 생성하는 필드 에어리어 출력신호 생성부와,

   상기 첫 번째 필드의 수직동기신호의 에지발생위치에서부터 그 후 처음 발생하는 필드 에어리어 출력신호의 제1상태에서 제2상태로의 에지발생위치까지의 제1지연영역과 두 번째 필드의 수직동기신호의 에지발생위치에서부터 그후 처음 발생하는 필드 에어리어 출력신호의 제1상태에서 제2상태로의 에지발생위치까지의 제2지연영역을 나타내는 신호를 생성하고, 그 신호를 상기 필드 에어리어 출력신호에 따라 지연함으로써 상기 신호에서 첫 번째 필드의 수직동기신호의 에지를 나타내는 위치를 상기 제1지연영역만큼 지연하고 두 번째 필드의 수직동기신호의 에지를 나타내는 위치를 상기 제2지연영역만큼 지연한 후에, 그 지연된 신호를 상기 정렬신호에 따라 다시 지연하여 출력하는 수직동기신호 지연출력부를 구비하는 것을 특징으로 하는 수직동기신호 지연장치.
3. 한 프레임을 두 필드로 나누어 주사하는 인터레이스 방식을 채용한 시스템의 수직동기신호 지연장치에 있어서,

   수평동기신호의 에지를 검출하는 수평동기신호 에지검출부와,

   수평동기신호의 에지를 리셋신호로서 입력받아 리셋되며 클럭을 카운트하는 제1카운터부와,

   상기 제1카운터부의 카운트 값이 [H]에 대응할 때마다 플래그를 발생하며 상기 플래그를 상기 제1카운터의 리셋신호로서 제공하는 비교부와,

   상기 플래그가 발생할 때마다 인에이블되어 클럭을 카운트하여 1[H]를 4등분한 각 영역을 나타내는 카운트 값을 출력하는 제2카운터와,

   상기 제2카운터의 카운트 값이 1[H]의 마지막 [H]영역을 나타내고 상기 플래그가 발생하였거나, 수평동기신호의 에지가 발생하였을 때에 정렬신호를 발생하는 정렬신호 생성부와,

   상기 제2카운트값과 제1카운터의 카운트 값 중 일부분을 결합한 값과 비교값을 비교함으로서 1[H]를 로 등분하여 한 [H]의 구간은 제1상태로, 다른 [H]의 구간은 제2상태로 나타나는 필드 에어리어 출력신호를 생성하는 필드 에어리어 출력신호 생성부와,

   수직동기신호의 에지를 검출하는 수직동기신호 에지검출부와,

   상기 수직동기신호의 에지검출신호를 모니터링하면서 상기 필드 에어리어 출력신호가 첫 번째 필드의 수직동기신호의 에지검출신호의 발생위치에서 상기 제1상태의 구간의 중앙이 위치하고, 두 번째 필드의 수직동기신호의 에지검출신호의 발생위치에서 상기 제2상태의 구간의 중앙이 위치하도록 하는 비교값을 상기 필드 에어리어 출력신호 생성부에 제공하는 마이컴과,

   상기 첫 번째 필드의 수직동기신호의 에지발생위치에서부터 그 후 처음 발생하는 필드 에어리어 출력신호의 제1상태에서 제2상태로의 에지발생위치까지의 제1지연영역과 두 번째 필드의 수직동기신호의 에지발생위치에서부터 그후 처음 발생하는 필드 에어리어 출력신호의 제1상태에서 제2상태로의 에지발생위치까지의 제2지연영역을 나타내는 신호를 생성하고, 그 신호를 상기 필드 에어리어 출력신호에 따라 지연함으로써 상기 신호에서 첫 번째 필드의 수직동기신호의 에지를 나타내는 위치를 상기 제1지연영역만큼 지연하고 두 번째 필드의 수직동기신호의 에지를 나타내는 위치를 상기 제2지연영역만큼 지연한 후에, 그 지연된 신호를 상기 정렬신호에 따라 다시 지연하여 출력하는 수직동기신호 지연출력부를 구비하는 것을 특징으로 하는 수직동기신호 지연장치.
4. 제3항에 있어서, 상기 수직동기신호 지연출력부가,

   상기 필드 에어리어 출력신호의 에지를 검출하는 필드 에어리어 출력신호의 에지검출부와,

   상기 필드 에어리어 출력신호의 에지검출신호와 반전된 수직동기신호의 에지검출신호가 동시에 제1상태일 경우에 제1상태로 나타나는 신호를 발생하는 논리게이트부와,

   상기 수직동기신호의 에지검출신호에 의하여 제2상태로 변환하고, 상기 논리게이트부의 출력신호에 따라 제1상태로 변환하는 신호를 발생하는 제1플립플롭과,

   상기 제1플립플롭의 출력을 상기 필드 에어리어 출력신호의 에지검출신호로 지연하여 출력하는 제2플립플롭과,

   상기 제2플립플롭의 출력을 상기 정렬신호로 지연하여 출력하는 제3플립플롭으로 구성됨을 특징으로 하는 수직동기신호 지연장치.