KR100281637B1

KR100281637B1 - Method of Manufacturing High Performance Inductor Device by Substrate Conversion Technology

Info

Publication number: KR100281637B1
Application number: KR1019970071622A
Authority: KR
Inventors: 박민; 유현규
Original assignee: 정선종; 한국전자통신연구원
Priority date: 1997-12-22
Filing date: 1997-12-22
Publication date: 2001-03-02
Also published as: KR19990052173A

Abstract

본 발명은 반도체 기판상에 집적형 인덕터를 제조함에 있어서 기판 변환 기술을 이용하여 인덕터 금속 배선과 기판사이의 기생 커패시턴스를 감소시킴으로써 인덕터의 성능을 개선함에 있다.The present invention is directed to improving the performance of an inductor by reducing the parasitic capacitance between the inductor metal wiring and the substrate using a substrate conversion technique in manufacturing an integrated inductor on a semiconductor substrate.

본 발명은 기판과 인덕터간의 기생용량을 감소시키기 위하여 인덕터가 형성되는 영역의 반도체 기판을 식각하여 트렌치를 형성하고, 트렌치내에 다공질 실리콘을 형성한 후, 다공질 실리콘층의 상측에 제 1 유전체층, 1차 금속배선, 제 2 유전체층과, 나선형 형상을 가지는 2차 금속배선을 형성하여 인덕터 소자를 제조한다. 또한 트렌치내 다공질 실리콘이 형성되는 하부에 전도성 도핑층을 형성하여 역전압 바이어스 인가시 기판의 손실을 최대한 억제하는 구조의 인덕터 소자를 제조한다.In order to reduce parasitic capacitance between a substrate and an inductor, a semiconductor substrate is etched in a region where an inductor is formed to form a trench, porous silicon is formed in the trench, a first dielectric layer, A metal wiring, a second dielectric layer, and a secondary metal wiring having a spiral shape are formed to manufacture an inductor element. In addition, a conductive doping layer is formed under the porous silicon in the trench to produce an inductor device having a structure capable of suppressing the loss of the substrate as much as possible when a reverse voltage bias is applied.

본 발명은 임피던스 정합회로에 사용하는 인덕터의 성능을 개선시킬 수 있게되어 RF IC 설계를 보다 안정적이고 용이하게 한다. 또한 고주파의 미약한 신호들이 기판과의 간섭에 의해 방해를 받게되는 정도를 개선 시킬 수 있다.INDUSTRIAL APPLICABILITY The present invention can improve the performance of an inductor used in an impedance matching circuit, thereby making RF IC design more stable and easy. Also, it is possible to improve the degree to which the weak signals of high frequency are disturbed by the interference with the substrate.

Description

Method of Manufacturing High Performance Inductor Device by Substrate Conversion Technology

본 발명은 집적형 인덕터 소자의 제조방법에 관한 것으로, 특히 기판 변환 기술을 이용하여 인덕터 금속배선과 기판사이의 기생 캐패시턴스를 감소시킴으로써 성능을 향상시킬 수 있는 인덕터 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing an integrated inductor device, and more particularly, to a method of manufacturing an inductor device capable of improving performance by reducing parasitic capacitance between a metal wiring of an inductor and a substrate using a substrate conversion technique.

일반적으로, 무선 주파수 집적회로(Radio Frequency Integrated Circuits)설계에 있어서는 임피던스 정합을 위해 인덕터가 요구되는데, 이 때 인덕터의 인덕턴스(Inductance)뿐만 아니라, 충실도 (Quality factor)는 정합회로의 성능을 결정하는 중요한 요소이다. 최근 기판에 인덕터를 집적하는 이른바 집적형 인덕터 (Integrated Inductor, 혹은 Monolithic Inductor)의 구현이 가능하게 됨에 따라 능동 소자 및 정합회로를 한 칩에 집적하기 위한 시도가 활발히 전개되고 있다.Generally, in the design of a radio frequency integrated circuit, an inductor is required for impedance matching. At this time, not only the inductance of the inductor but also the quality factor is important for determining the performance of the matching circuit. Element. Recently, it has become possible to implement a so-called integrated inductor (a monolithic inductor) in which an inductor is integrated on a substrate, and accordingly, attempts have been actively made to integrate an active element and a matching circuit on a single chip.

한편, 집적형 인덕터의 성능중 충실도는 기판에 따라 크게 달라지는데, 그 한가지 이유는 인덕터의 금속 배선과 기판간에 존재하는 기생 캐패시턴스가 매우 중요한 역할을 하기 때문이다. 특히 기생 캐패시턴스가 클수록 충실도가 떨어져서 전체 RF IC 성능을 저하시키게 된다.On the other hand, the fidelity of the integrated inductor varies greatly depending on the substrate. One reason is that the parasitic capacitance between the metal wiring of the inductor and the substrate plays a very important role. In particular, the greater the parasitic capacitance, the lower the fidelity and the overall RF IC performance.

도 1(a)에는 종래 기술에 의한 인덕터 소자의 단면도가 되시되어 있고, 도 1(b)에는 도 1(a)의 인덕터 소자의 평면도를 나타낸다.1 (a) is a cross-sectional view of a conventional inductor element, and Fig. 1 (b) is a plan view of the inductor element of Fig. 1 (a).

도 1(a)에 도시한 바와 같이, 종래의 인덕터에 있어서는 실리콘 기판(1)상에, 예를 들어 CMOS와 같은 소정의 소자가 적층되는 소정의 하부층 및 제 1 층간 절연막(2)이 형성되어 있고, 그 위에 1차 금속 배선 (3), 제 2 층간 절연막(4), 2차 금속 배선(6) 및 보호막(7)이 차례로 적층되어 있으며, 1차 금속 배선(3)과 인덕터를 구성하는 2차 금속배선 (6)이 제 2 층간 절연막(4)에 형성되어 있는 연결 접점(5)을 통하여 연결되어 있다.As shown in Fig. 1A, in a conventional inductor, a predetermined lower layer and a first interlayer insulating film 2 in which predetermined elements such as CMOS are stacked are formed on a silicon substrate 1 The first metal interconnection 3, the second interlayer insulating film 4, the secondary metal interconnection 6 and the protective film 7 are sequentially stacked on the first metal interconnection 3 and the first metal interconnection 3, The second metal interconnection 6 is connected through the connection contact 5 formed in the second interlayer insulating film 4.

도 1(b)는 도 1(a)에 도시된 인덕터 소자의 평면 배치도로서, 2차 금속 배선 (6)과 1차 금속 배선 (3)이 연결 접점 (5)을 통해 연결되어 있고, 2차 금속배선(6)이 연결 접점(5)을 중심으로하여 나선형으로 감긴 정방형 인덕터의 구조를 가지고 있다. 그런데, 이와 같은 구조에 있어서는 기판(1)과 인덕터용 2차 금속 배선 (6)사이의 제 2 층간 절연막(4)의 두께에 의해서 기생 캐패시턴스가 결정되기 때문에, 1차와 2차 금속 배선(3, 6)사이의 제 2 층간 절연막(4)의 두께에 의해서만 기생 캐패시턴스의 조절이 가능하므로, 이 기생 캐패시턴스를 감소시키기가 매우 어렵 다는 문제점이 있었다.1 (b) is a plan layout view of the inductor element shown in Fig. 1 (a), in which the secondary metal wiring 6 and the primary metal wiring 3 are connected via the connection contact 5, And the metal wiring 6 has a square inductor structure spirally wound around the connection contact 5. In this structure, since the parasitic capacitance is determined by the thickness of the second interlayer insulating film 4 between the substrate 1 and the secondary metal interconnection 6 for the inductor, the primary and secondary metal interconnection 3 The parasitic capacitance can be adjusted only by the thickness of the second interlayer insulating film 4 between the first interlayer insulating film 5 and the second interlayer insulating film 6. Therefore, it is very difficult to reduce the parasitic capacitance.

본 발명의 목적은 집적형 인덕터를 제조함에 있어 기판 변환 기술을 이용하여 인덕터 금속 배선과 기판사이의 기생 커패시턴스를 감소시킬 수 있는 인덕터 소자의 제조방법을 제공하는데 있다.It is an object of the present invention to provide a method of manufacturing an inductor device capable of reducing parasitic capacitance between a metal wiring of an inductor and a substrate by using a substrate conversion technique in manufacturing an integrated inductor.

본 발명의 또다른 목적은 본 발명의 기판 변환기술을 통해, 인덕터뿐 아니라 RF IC에서 사용되는 여러 금속배선들과 기판사이의 상호 간섭작용(Coupling)을 최소화할 수 있는 인덕터의 제조방법을 제공하는데 있다.It is another object of the present invention to provide a manufacturing method of an inductor capable of minimizing mutual interference between a plurality of metal wirings and a substrate used in an RF IC as well as an inductor through the substrate conversion technique of the present invention have.

상기 목적을 달성하기 위한 본 발명의 일실시예에 의한 인덕터 소자의 제조방법은 반도체 기판의 소정 영역에 트렌치를 형성하는 공정과, 상기 트렌치내에 다공질 실리콘층을 형성하는 공정과, 상기 기판의 전면에 제 1 유전체층을 형성하고, 이 제 1 유전체층을 패터닝하여 기판상에 형성된 소자의 콘택영역을 노출시키는 연결 접점을 형성하는 공정과, 상기 제 1 유전체층상에 1차 금속 배선을 형성하고, 전면에 제 2 유전체층을 도포하는 공정과, 상기 제 2 유전체층을 패터닝하여 상기 1차 금속 배선의 소정영역을 노출시키는 연결 접점을 형성하는 공정과, 상기 제 2 유전체층상에 금속막을 증착하고, 이를 패터닝하여 상기 1차 금속배선과 접속되며 나선형 형상을 가지는 인덕터용 2차 금속배선을 형성하는 공정을 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing an inductor device including forming a trench in a predetermined region of a semiconductor substrate, forming a porous silicon layer in the trench, Forming a first dielectric layer, patterning the first dielectric layer to form a connection contact exposing a contact region of the device formed on the substrate, forming a first metal interconnection on the first dielectric layer, A step of applying a dielectric layer to the second dielectric layer, patterning the second dielectric layer to form a connection point exposing a predetermined region of the primary metal wiring, depositing a metal film on the second dielectric layer, patterning the metal film, And forming a secondary metal wiring for the inductor connected to the secondary metal wiring and having a spiral shape.

본 발명의 다른 실시예에 의한 인덕터 소자의 제조방법은 반도체 기판의 소정영역을 식각하여 트렌치를 형성하는 공정과, 상기 트렌치의 바닥 표면에 기판과 다른 도전형의 불순물을 이온 주입하여 도전성 도핑층을 형성하는 공정과, 상기 트렌치내에 다공질 실리콘층을 형성하는 공정과, 상기 다공질 실리콘층중 실리콘기판과 접하는 부분을 소정의 폭으로 제거하여 상기 전도성 도핑층을 노출시키는 트렌치를 형성하는 공정과, 상기 트렌치내에 전도성 도핑층에 접속되는 다결정 실리콘층을 증착하여 트렌치 전극을 형성하는 공정과, 상기 기판의 전면에 제 1 유전체층을 형성하고, 이 제 1유전체층을 패터닝하여 기판상에 형성된 소자의 콘택영역을 노출시키는 연결 접점을 형성하는 공정과, 상기 제 1유전체층상에 1차 금속배선을 형성하고, 전면에 제 2유전체층을 도포하는 공정과, 상기 제 2유전체층을 패터닝하여 상기 1차 금속배선의 소정영역을 노출시키는 연결접점을 형성하는 공정과, 상기 제 2 유전체층상에 금속막을 증착하고, 이를 패터닝하여 상기 1차 금속 배선과 접속되며 나선형 형상을 가지는 인덕터용 2차 금속배선을 형성하는 공정을 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing an inductor device including: forming a trench by etching a predetermined region of a semiconductor substrate; implanting ions of a conductive type other than the substrate on the bottom surface of the trench to form a conductive doping layer A step of forming a porous silicon layer in the trench; a step of removing a portion of the porous silicon layer, which is in contact with the silicon substrate, with a predetermined width to form a trench for exposing the conductive doping layer; Forming a first dielectric layer on the entire surface of the substrate and patterning the first dielectric layer to expose a contact region of the device formed on the substrate; Forming a first metal interconnection on the first dielectric layer, A step of applying a dielectric layer to the second dielectric layer, patterning the second dielectric layer to form a connection point exposing a predetermined region of the primary metal wiring, depositing a metal film on the second dielectric layer, patterning the metal film, And forming a secondary metal wiring for the inductor connected to the secondary metal wiring and having a spiral shape.

현재 GaAs 및 실리콘 웨이퍼위에 집적화된 형태로 나선형 인덕터 및 캐패시터 등의 수동 소자들이 사용되고 있지만, 기판의 손실(substrate loss)에 의해 원하지 않는 기생 저항 및 기생 용량 등으로 인해서 나선형 인덕터의 주요 특성 변수인 충실도(Q)가 낮아지고, 자기공명 주파수(f_ωo)가 낮아져서 RF (Radio Frequency) IC에 적용할 때 문제가 된다. 이러한 문제점을 해결하기 위해서는 기생 저항 및 기판의 기생 캐패시턴스 용량을 감소시켜야 한다. 기판의 기생 캐패시턴스 용량을 감소시키기 위해서는 인덕터가 형성되는 부분에 기판과의 유전체의 두께를 증가시킴으로써 수동 소자의 성능을 개선시키고 있다. 또한 기판의 성질을 변화시킴으로써 인덕터와 기판사이의 기생 용량을 감소시켜 인덕터의 성능을 개선시킬 수 있다.Passive components such as spiral inductors and capacitors are currently being integrated on GaAs and silicon wafers. However, due to substrate loss, undesirable parasitic resistance and parasitic capacitance cause fidelity Q becomes low and the magnetic resonance frequency f _{? O} becomes low, which is a problem when applied to an RF (Radio Frequency) IC. To solve this problem, it is necessary to reduce the parasitic resistance and the parasitic capacitance capacity of the substrate. In order to reduce the parasitic capacitance of the substrate, the performance of the passive element is improved by increasing the thickness of the dielectric with respect to the substrate at the portion where the inductor is formed. In addition, by changing the properties of the substrate, the parasitic capacitance between the inductor and the substrate can be reduced to improve the performance of the inductor.

도 1(a),(b)는 종래의 CMOS 제조공정과 양립하는 인덕터의 단면 구조도 및 평면도,1 (a) and 1 (b) are a cross-sectional structural view and a plan view of an inductor compatible with a conventional CMOS manufacturing process,

도 2(a) 내지 도 2(e)는 본 발명의 일실시예에 의한 나선형 인덕터의 제조과정을 순서대로 나타낸 공정 단면도,2 (a) to 2 (e) are cross-sectional views illustrating a process of manufacturing a spiral inductor according to an embodiment of the present invention,

도 3(a),(b)은 본 발명의 일 실시예에 의한 나선형 인덕터(Spiral inductor)의 최종 단면도 및 평면도,3 (a) and 3 (b) are a sectional view and a plan view of a spiral inductor according to an embodiment of the present invention,

도 4(a)내지 도 4(h)는 본 발명의 다른 실시예에 의한 나선형 인버터의 제조과정을 순서대로 나타낸 공정 단면도,4 (a) to 4 (h) are cross-sectional views sequentially illustrating a manufacturing process of a spiral inverter according to another embodiment of the present invention,

도 5(a),(b)는 본 발명의 다른 실시예에 의한 나선형 인덕터의 최종 단면도 및 평 면도,5 (a) and 5 (b) are end cross-sectional views and plan views of a helical inductor according to another embodiment of the present invention,

도 6은 본 발명의 다른 실시예의 인덕터에 역전압 인가시의 인덕터 특성 향상 원리를 설명하기 위한 단면도.6 is a cross-sectional view for explaining an inductor characteristic improvement principle when a reverse voltage is applied to an inductor of another embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉Description of the Related Art

1,10 : 실리콘 기판 2,4,15,17 : 유전체층1, 10: silicon substrate 2, 4, 15, 17: dielectric layer

3,6,16,19 : 금속 배선 8,11 : 감광막 패턴3, 6, 16, 19: metal wiring 8, 11: photosensitive film pattern

5,18 : 연결 접점 (Via hole) 9,13 : 다공질 실리콘5,18: Via hole 9,13: Porous silicon

12 : 전도성 도핑층 14 : 트렌치 전극12: conductive doping layer 14: trench electrode

7,20 : 보호막 22,26 : 기판 접점7, 20: protective film 22, 26: substrate contact

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2(a) 내지 도 2(e)는 본 발명의 일실시예에 의한 정방형 인덕터의 제조방법을 순차적으로 나타낸 단면도이다.2 (a) to 2 (e) are sectional views sequentially illustrating a method of manufacturing a square inductor according to an embodiment of the present invention.

도 2의 단면도를 참조하여 본 발명의 일실시예에 의한 인덕터의 제조방법을 설명하면 다음과 같다.A method of manufacturing an inductor according to an embodiment of the present invention will now be described with reference to the sectional view of FIG.

먼저, 도 1(a)에 도시한 바와 같이, 실리콘 기판(p-type 혹은 n-type)(1)위에 CMOS 구조의 능동 소자를 제작할 때, 인덕터가 형성되어질 부분을 노출시키도록 패터닝된 감광막 패턴(8)을 형성하여 다공질 실리콘을 성장할 부분을 정의한다.First, as shown in FIG. 1A, when a CMOS active element is formed on a silicon substrate (p-type or n-type) 1, a photoresist pattern patterned to expose a portion where an inductor is to be formed (8) is formed to define the portion where the porous silicon is to be grown.

이어서, 도 2(b)에 도시한 바와 같이, 감광막 패턴(8)을 식각 마스크로 사용하여 노출된 실리콘 기판(1)을 건식 혹은 습식 식각법으로 소정의 깊이로 식각하여 트렌치를 형성하다. 이 때 실리콘 기판(1)의 식각 깊이는 후속 형성되는 다공질 실리콘층의 두께를 고려하여 설정한다. 이는 다공질 실리콘층의 두께가 클수록 기판에 의한 인덕터의 손실을 억제할 수 있기 때문이다.2 (b), the exposed silicon substrate 1 is etched to a predetermined depth by dry etching or wet etching using the photoresist pattern 8 as an etching mask to form a trench. At this time, the etching depth of the silicon substrate 1 is set in consideration of the thickness of the subsequently formed porous silicon layer. This is because the larger the thickness of the porous silicon layer is, the more the loss of the inductor due to the substrate can be suppressed.

그 다음, 도 2(c)에 도시한 바와 같이, 실리콘 기판(1)상의 감광막 패턴(8)을 제거하고, 트렌치 영역이 형성된 실리콘 기판(1)과 HF 계를 함유하는 용액과 전기 화학적인 반응(electrochemical reaction)을 시켜 트렌치를 채우고, 기판의 전표면을 덮도록 다공질 실리콘층(9)을 성장시킨다.2 (c), the photoresist pattern 8 on the silicon substrate 1 is removed, and the silicon substrate 1 on which the trench region is formed is subjected to an electrochemical reaction with a solution containing the HF system an electrochemical reaction is performed to fill the trench, and the porous silicon layer 9 is grown so as to cover the entire surface of the substrate.

다공질 실리콘층(9)은 HF 계의 산성용액 (HF:C₂H₅OH = 1:1)에 실리콘 기판(1)을 넣고 실리콘 기판(1) 및 용액에 전극을 부착하여 일정한 전류를 흘리면 실리콘 기판(1)과 용액이 반응하여 그 부산물로 다공질 실리콘층(9)이 실리콘 기판(1)의 전면에 형성되는 것이다. 실리콘 기판(1)과 용액의 전극사이에는 일정한 전류 펄스(pulse)를 가하여도 좋다. 이러한 방법으로 성장한 다공질 실리콘층(9)은 전기적으로 절연 특성이 좋으므로 실리콘 기판(1)의 손실을 최대한으로 줄일 수 있으며, 공정이 간단하며 성장 속도가 0.3∼1.0㎛/min 로 두껍게 성장시킬 수 있다.The porous silicon layer 9 is formed by placing a silicon substrate 1 in an HF acidic solution (HF: C ₂ H ₅ OH = 1: 1) and attaching electrodes to the silicon substrate 1 and the solution, And the porous silicon layer 9 is formed on the entire surface of the silicon substrate 1 as a byproduct of the reaction between the substrate 1 and the solution. A constant current pulse may be applied between the silicon substrate 1 and the electrode of the solution. Since the porous silicon layer 9 grown by this method has good electrical insulation properties, the loss of the silicon substrate 1 can be reduced to the maximum, and the process can be simplified and the growth rate can be increased to 0.3 to 1.0 [mu] m / min have.

이어서, 도 2(d)에 도시한 바와 같이, 실리콘 기판(1)의 식각된 부분이외에 표면상에 형성된 다공질 실리콘층(9)을 기계화학적 연마법(CMP : chemical-mechanical polishing)으로 연마하여 평탄화시킨 후, 전면에 TEOS/BPSG으로된 제 1 유전체층 (dielectric thin film)(2)을 도포하고, 실리콘 기판(1)상에 형성된 CMOS의 콘택 영역(도시하지 않음)을 정의한 후, 제 1 유전체층(2)상에 1차 금속 배선(3)을 수행한다. 이 때 인덕터가 형성되지 않는 부분에는 CMOS 능동 소자를 형성하여 CMOS 제조 공정과 양립하여 진행시킬 수 있다. 이어서, 1차 금속 배선(4)상에 SiO₂/SOG/ SiO₂구조의 제 2 유전체층(4)을 도포한 후, 상기 1차 금속 배선(4)의 소정부분을 노출시키는 연결 접점(via hole)(5)을 형성한다. 본 실시예에서는 CMOS소자 제조 순서는 생략하였으므로, 제 1 유전체층 (2)의 구조는 필드 산화막/TEOS/BPSG가 된다.2 (d), the porous silicon layer 9 formed on the surface other than the etched portion of the silicon substrate 1 is polished by chemical-mechanical polishing (CMP) to be planarized A first dielectric layer 2 made of TEOS / BPSG is applied to the entire surface, a contact region (not shown) of a CMOS formed on the silicon substrate 1 is defined, and a first dielectric layer 2). &Lt; / RTI > At this time, a CMOS active element can be formed in a portion where the inductor is not formed, so that it can be made compatible with the CMOS manufacturing process. Subsequently, a second dielectric layer 4 of SiO ₂ / SOG / SiO ₂ structure is coated on the first metal wiring 4, and a via hole (not shown) for exposing a predetermined portion of the first metal wiring 4 is formed. ) 5 is formed. In this embodiment, since the CMOS device manufacturing procedure is omitted, the structure of the first dielectric layer 2 becomes a field oxide film / TEOS / BPSG.

이어서, 도 2(e)에 도시한 바와 같이, 제 2 유전체층(4)상에 금속막을 증착하고, 이 금속막을 사진 식각법으로 패터닝하여 1차 금속 배선(3)과 연결 접점(5)을 통하여 전기적으로 접속되며, 이 연결 접점(5)을 중심점으로하여 나선형으로 감긴 형상을 가지는 인덕터용 2차 금속배선 (6)을 형성하고, 그 위에 보호막 (7)을 형성하여 인덕터를 제조한다.2 (e), a metal film is deposited on the second dielectric layer 4, and the metal film is patterned by a photolithography method to form the first metal wiring 3 and the connection terminal 5 An inductor is formed by forming a secondary metal wiring 6 for inductor having a spiral winding shape with the connection point 5 as a center point and forming a protective film 7 thereon.

도 3(a)는 본 발명의 일실시예에 의한 정방형 인덕터의 구조를 나타낸 단면도이고, 도 3(b)는 그 평면도이다.FIG. 3 (a) is a cross-sectional view showing the structure of a square inductor according to an embodiment of the present invention, and FIG. 3 (b) is a plan view thereof.

도 3에서 1차 금속 배선(3)과 2차 금속 배선(6) 및 연결 접점(5)을 통해 형성되는 인덕터는 종래의 구조와 동일하나, 인덕터 배선을 따라 배선 하부에 트렌치로 구성되는 다공질 실리콘층(9)을 추가한 것이 특징이다.The inductor formed through the primary metal interconnection 3, the secondary metal interconnection 6, and the connection contact 5 in FIG. 3 is the same as the conventional structure, except that the inductors formed by the porous silicon Layer 9 is added.

도 4(a) 내지 도 4(h)는 본 발명의 다른 실시예에 의한 인덕터의 제조 과정을 순서대로 나타낸 공정 단면도이다.4 (a) to 4 (h) are cross-sectional views sequentially illustrating a process of manufacturing an inductor according to another embodiment of the present invention.

본 발명의 다른 실시예에 의한 인덕터의 제조방법에 따르면, 먼저, 도 4(a)에 도시한 바와 같이, 실리콘 기판(10)위에 기판을 소정의 면적으로 노출시켜 다공질 실리콘층 형성영역을 정의하는 감광막 패턴(11)을 형성한다.According to another method of manufacturing an inductor according to another embodiment of the present invention, first, as shown in FIG. 4A, a substrate is defined on a silicon substrate 10 by a predetermined area to define a porous silicon layer formation region A photoresist pattern 11 is formed.

이어서, 도 4(b)에 도시한 바와 같이, 감광막 패턴(11)을 식각 마스크로 이용하여 노출된 실리콘 기판 (10)을 건식 혹은 습식 식각법으로 식각하여 소정의 폭과 깊이를 가지는 트렌치를 형성하고, 이 트렌치내에 불순물 이온을 주입하여 식각된 실리콘 기판(10)의 트렌치 바닥에 전도성 도핑층(12)을 형성한 후, 잔존하는 감광막 패턴(11)을 제거한다. 이때, 상기 전도성 도핑층(12)을 형성하는 방법으로서, 불순물의 이온주입방법을 사용하지 않고, p형 또는 n형 불순물이 도핑되어 있는 다결정 실리콘층을 증착하여 형성할 수도 있다. 상기 이온 주입시 실리콘 기판(10)이 p-형일 경우에는 불순물로서 비소(As) 혹은 인(Phosphorus : P)을 주입하여 도핑층을 n⁺형으로 형성하고, 기판이 n-형일 경우에는 붕소(B)를 주입하여 도핑층을 p⁺형으로 형성한다.4 (b), the exposed silicon substrate 10 is etched by dry etching or wet etching using the photoresist pattern 11 as an etching mask to form a trench having a predetermined width and depth Impurity ions are implanted into the trench to form a conductive doping layer 12 on the bottom of the trench of the etched silicon substrate 10, and then the remaining photoresist pattern 11 is removed. At this time, the conductive doping layer 12 may be formed by depositing a polycrystalline silicon layer doped with a p-type or n-type impurity without using an ion implantation method of an impurity. When the silicon substrate 10 is p-type in the ion implantation, arsenic (As) or phosphorus (P) is implanted as an impurity to form an n ⁺ -type doping layer. When the substrate is n-type, boron B) is implanted to form the doping layer in the p ⁺ -type.

그 다음, 도 4(c)에 도시한 바와 같이, 트렌치 영역이 형성된 실리콘 기판(10)과 HF계를 함유하는 용액과 전기화학적인 반응을 시켜 트렌치를 채우고 기판의 전 표면을 덮는 다공질 실리콘층(13)을 성장시킨다.Then, as shown in Fig. 4 (c), the silicon substrate 10 on which the trench region is formed is electrochemically reacted with the solution containing the HF system to fill the trench and to form a porous silicon layer 13).

그 다음, 도 4(d)에 도시한 바와 같이, 트렌치 내부에만 다공질 실리콘층(13)이 남도록 트렌치 영역이외의 실리콘 기판(10)의 표면상의 다공정 실리콘층(13)을 기계화학적 연마법으로 연마하여 기판의 표면을 평탄화한다.Then, as shown in Fig. 4 (d), the multi-processing silicon layer 13 on the surface of the silicon substrate 10 other than the trench region is mechanically chemically coupled so that the porous silicon layer 13 remains only in the trench And the surface of the substrate is planarized by polishing.

이어서, 도 4(e)에 도시한 바와 같이, 트렌치 내부의 전도성 도핑층(12)에 전극을 형성하기 위하여, 실리콘 기판(10)과 경계부분의 다공질 실리콘층(13)을 소정의 폭을 가지도록 제거하여, 전도성 도핑층(12)을 부분적으로 노출시키는 트렌치를 형성한다. 이어서, 기판의 전면에 상기 트렌치를 통하여 전도성 도핑층(12)과 접속 되는 다결정 실리콘층(14)을 형성한다.4 (e), in order to form an electrode in the conductive doping layer 12 in the trench, the silicon substrate 10 and the porous silicon layer 13 at the boundary portion are formed to have a predetermined width So as to form a trench that partially exposes the conductive doping layer 12. Next, a polycrystalline silicon layer 14 is formed on the entire surface of the substrate to be connected to the conductive doping layer 12 through the trenches.

그 다음, 도 4(f)에 도시한 바와 같이, 트렌치 내부의 다결정 실리콘층을 제외한 전 표면상의 다결정 실리콘층을 제거하여, 트렌치내에 트렌치 전극(14a)을 형성한다.Then, as shown in Fig. 4 (f), the polycrystalline silicon layer on the entire surface excluding the polycrystalline silicon layer inside the trench is removed to form the trench electrode 14a in the trench.

이 때 전도성 도핑층(12)의 트렌치 전극(14a)은 기판의 상부에 노출되게 하며, 인덕터의 1차 금속 배선 및 2차 금속 배선과 중복되지 않도록 배치된다.At this time, the trench electrode 14a of the conductive doping layer 12 is exposed on the upper portion of the substrate, and is disposed so as not to overlap with the primary metal wiring and the secondary metal wiring of the inductor.

이어서, 도 4(g)에 도시한 바와 같이, 기판의 전면에 TEOS/BPSG로된 제 1 유전체층(dielectric thin film)(15)을 도포하고, 전극과의 연결 접점(도시하지 않음)을 정의한 후, 제 1 유전체층(15)상에 1차 금속 배선(16)을 형성한다. 이 때 인덕터가 형성되지 않는 부분에는 CMOS 능동 소자를 형성하여 CMOS 제조공정과 양립하여 진행시킬 수 있다. 그 후 제 1 유전체층(15)과 1차 금속배선(16)의 전면에 SiO₂/SOG/SiO₂구조를 가지는 제 2 유전체층(17)을 도포한 후, 상기 제 2 유전체층(17)을 패터닝하여, 1차 금속 배선(17)의 소정영역을 노출시키는 연결 접점(18)을 형성한다. 상기 실시예에서는 CMOS 소자 제조 순서를 생략하였으므로, 제 1 유전체층(15)의 구조는 필드 산화막/TEOS/BPSG가 된다.Next, as shown in FIG. 4 (g), a first dielectric layer 15 made of TEOS / BPSG is applied to the entire surface of the substrate, a connection contact (not shown) , The primary metal wiring 16 is formed on the first dielectric layer 15. At this time, a CMOS active element can be formed in a portion where the inductor is not formed, so that it can be made compatible with the CMOS manufacturing process. Thereafter, a second dielectric layer 17 having an SiO ₂ / SOG / SiO ₂ structure is coated on the entire surface of the first dielectric layer 15 and the first metal wiring 16, and then the second dielectric layer 17 is patterned And a connection contact 18 exposing a predetermined region of the primary metal wiring 17 is formed. In this embodiment, since the CMOS device manufacturing procedure is omitted, the structure of the first dielectric layer 15 becomes a field oxide film / TEOS / BPSG.

이어서, 도 4(h)에 도시한 바와 같이, 금속 배선 연결 접점(18)이 형성된 기판상에 금속막을 증착하고, 이 금속막을 나선형의 형상, 예컨대, 연결 접점(18)을 중심점으로하여 원형, 정방형 또는 육각형의 배선 형상을 가지도록 패터닝하여, 연결 접점(18)을 통하여 1차 금속 배선(16)과 접속되는 인덕터용 2차 금속 배선(19)을 형성한 다음, 이 2차 금속 배선(19)의 전면을 덮도록 보호막을 형성하여 인덕터를 제조한다. 이 때, 인덕터용 2차 금속 배선(19)이 트렌치내의 전도성 도핑층(12)의 트렌치 전극(14a)과 중첩되지 않도록 배치한다. 전술한 바와 같이 , 종래의 구조에 있어서는 기판(1)과 인덕터용 2차 금속 배선(6)사이의 제 1, 2 유전체층(2,4)의 두께에 의해 기생 캐패시턴스가 결정되는 반면에, 본 발명의 다른 실시예에 따른 인덕터는 실리콘 기판(10)의 내부에 인덕터가 형성되는 트렌치 부분의 다공질 실리콘층(13)이 기판의 손실을 최대한으로 억제시키며, 기판 (10)에 역 바이어스 전압이 인가되어 실리콘 기판(10)이 공핍층으로 변환되기 때문에, 절연막 두께가 되는 다공질 실리콘(13)과 공핍층에 의해 캐패시턴스가 크게 감소하게 된다.Then, as shown in Fig. 4 (h), a metal film is deposited on the substrate on which the metal wiring connection contact 18 is formed, and this metal film is formed into a spiral shape, for example, And the secondary metal wiring 19 for inductor to be connected to the primary metal wiring 16 through the connection contact 18 is formed and then the secondary metal wiring 19 ) Is formed so as to cover the entire surface of the inductor. At this time, the secondary metal wiring 19 for the inductor is disposed so as not to overlap with the trench electrode 14a of the conductive doping layer 12 in the trench. As described above, in the conventional structure, the parasitic capacitance is determined by the thickness of the first and second dielectric layers (2, 4) between the substrate 1 and the secondary metal wiring 6 for the inductor, The inductor according to another embodiment of the present invention has a structure in which the porous silicon layer 13 of the trench portion in which an inductor is formed in the silicon substrate 10 suppresses the loss of the substrate to the maximum and a reverse bias voltage is applied to the substrate 10 Since the silicon substrate 10 is converted into the depletion layer, the capacitance is greatly reduced by the porous silicon 13 and the depletion layer, which become the insulating film thickness.

도 5(a)는 본 발명의 다른 실시예에 의해 제조된 인덕터의 단면도이고, 도 5(b)는 도 5(a)의 평면 구조도이다.5A is a cross-sectional view of an inductor manufactured by another embodiment of the present invention, and FIG. 5B is a planar structure view of FIG. 5A.

도 5(a)에 도시한 바와 같이 1차 금속 배선과 2차 금속배선 및 연결 접점을 통해 형성되는 인덕터는 종래의 구조와 동일하나, 인덕터 배선을 따라 배선 하부에 트렌치로 구성되는 다공질 실리콘층(13)을 추가하며 그 하부에 기판과 반대의 전도성 도핑층(12)을 추가한 것이 특징이다. 도 5(a)는 도 5(b)의 A-A'선에 따른 단면도이다.As shown in FIG. 5 (a), the inductor formed through the primary metal interconnection, the secondary metal interconnection, and the connection contact is the same as the conventional structure, except that a porous silicon layer 13), and a conductive doping layer (12) opposite to the substrate is added to the lower portion. 5 (a) is a cross-sectional view taken along the line A-A 'in Fig. 5 (b).

도 6은 도 5(b)의 B-B'선에 따른 단면도를 나타낸다.6 is a cross-sectional view taken along line B-B 'in Fig. 5 (b).

본 발명의 실시예에서는 실리콘 기판(10)이 P형인 경우를 가정하여 기술한다. P형 실리콘 기판(10)은 P⁺형 확산영역 (21)과 접점 (22)이 금속 배선(23)을 통해 음 전압이 인가된다. 또 다른 전압원인(25)가 양 (Positive)인 경우 필요에 따라 음전압원(24)을 제거하고, 바로 접지시킬 수도 있다. 한편 트렌치 전극 (14)은 접점 (26)이 금속배선 (27)을 통해 양전압원 (25)를 통해 N⁺확산층에 전달되게 한다. 이와 같이 P형 기판과 트렌치 전극(14)을 통한 N⁺간에 역전압 (Reverse Bias)을 인가 하게되면 실리콘 기판(10)내에 Xdp 의 폭을 가지는 공핍층 두께(28)가 형성 된다. 종래의 인덕터 소자 구조는 인덕터 2차 금속 배선(19)과 기판(10)사이의 두께(29)에 의해 기생 캐패시턴스가 결정된다.In the embodiment of the present invention, it is assumed that the silicon substrate 10 is of the P type. In the P-type silicon substrate 10, a negative voltage is applied to the P ⁺ -type diffusion region 21 and the contact 22 through the metal wiring 23. If the other voltage source 25 is positive, the negative voltage source 24 may be removed and grounded as needed. On the other hand, the trench electrode 14 allows the contact 26 to pass through the metal line 27 to the N ⁺ diffusion layer through the positive voltage source 25. When a reverse bias is applied between the P + substrate and N ⁺ through the trench electrode 14, a depletion layer thickness 28 having a width of Xdp is formed in the silicon substrate 10. The parasitic capacitance is determined by the thickness 29 between the inductor secondary metal wiring 19 and the substrate 10 in the conventional inductor element structure.

본 발명에 의해 역전압을 인가하고 역전압에 의해 기판이 공핍층으로 변환된 경우 종래 구조의 절연막 두께(29)에서 다결정 실리콘에 의한 깊이(30)와 공핍층 두께(28)가 합쳐진 두께(31)로 캐패시턴스가 결정되므로 본 발명에 의한 기생 캐패시턴스는 크게 감소하게 된다.When a reverse voltage is applied and a substrate is converted into a depletion layer by applying a reverse voltage, the depth 30 of the polycrystalline silicon and the thickness of the depletion layer 28 combined with the thickness 31 ), The parasitic capacitance according to the present invention is greatly reduced.

캐패시턴스는 공핍층의 두께에 반비례 하므로 공핍층의 두께(28)가 두꺼울수록 더욱 감소한다. P형 기판의 공핍층 두께는 아래와 같은 식으로 정의된다.Since the capacitance is inversely proportional to the thickness of the depletion layer, the thickness of the depletion layer 28 is further reduced. The thickness of the depletion layer of the P-type substrate is defined by the following equation.

여기서 ε는 실리콘의 비유전율, V_T는 볼쯔만 열전압 상수로 상온에서는 26 mV이며, N_A, N_D, n_i는 각각 P형 불순물 농도, N형 불순물 농도, 및 실리콘의 진성 불순물 농도이다. 본 발명에서 N⁺층의 농도 N_D= 1x10²⁰/cm³, 실리콘 기판의 농도 N_A= 7x10¹²/cm³, n_i= 1.5x10¹⁰/cm³ _,V_R= -3V 즉, 양전압(25)과 음전압(24)간의 전압이 -3V 일때 Xdp는 약 26.5㎛, V_R= -5V 인 경우 Xdp는 약 34.7㎛ 정도이다.Where ε is the relative dielectric constant of silicon, V _T is the Boltzmann thermal voltage constant and is 26 mV at room temperature, and N _A , N _D , and n _i are the P-type impurity concentration, the N-type impurity concentration, and the intrinsic impurity concentration of silicon, respectively . The concentration of the N ⁺ layer in the present invention, _{^{^{N D = 1x10 20 / cm 3}}} , the concentration of the silicon substrate _{^{^{N A = 7x10 12 / cm 3}}} , n i = 1.5x10 10 / cm 3, V R = -3V that is, a positive voltage ( If the 25) and the voltage between the negative voltage (24) -3V when Xdp about 26.5㎛, V _R = -5V Xdp is approximately 34.7㎛.

한편, 인덕터 배선은 이들 트렌치 전극사이에 배치함으로써 인덕터 금속 배선 (19)과 트렌치 전극(14)과의 중첩에 의한 부가적인 기생 캐패시턴스의 발생을 방지할 수 있게 된다.On the other hand, by arranging the inductor wiring between these trench electrodes, it is possible to prevent the generation of additional parasitic capacitance due to superposition of the inductor metal wiring 19 and the trench electrode 14. [

공핍층 두께(28)을 더욱 더 두껍게하기 위해서는 저항이 큰 실리콘 기판을 사용 하면 된다.In order to further thicken the depletion layer thickness 28, a silicon substrate having a large resistance may be used.

고성능 나선형 인덕터(spiral inductor)가 실리콘 기판 위에 구현이 되면, 주파수 범위가 1∼2GHz인 영역의 LNA, 믹서(Mixer) 등의 PCS(Personal Communication Service)용 실리콘 RF IC가 가능해지고, 같은 칩 내에 디지탈 IC, 아날로그 IC, RF IC를 집적화 할 수 있다.When a high-performance spiral inductor is implemented on a silicon substrate, a silicon RF IC for a PCS (Personal Communication Service) such as an LNA or a mixer in a frequency range of 1 to 2 GHz becomes possible, ICs, analog ICs, and RF ICs can be integrated.

Claims

A step of forming a trench in a predetermined region of the semiconductor substrate;

Forming a porous silicon layer in the trench;

Forming a first dielectric layer on the front surface of the substrate and patterning the first dielectric layer to form a connection contact exposing a contact region of the device formed on the substrate;

Forming a first metal interconnection on the first dielectric layer and applying a second dielectric layer to the entire surface,

Forming a connection point for patterning the second dielectric layer to expose a predetermined region of the primary metal wiring;

Depositing a metal film on the second dielectric layer and patterning the metal film to form a secondary metal wiring for an inductor connected to the primary metal wiring and having a spiral shape.

The method according to claim 1,

Wherein the spiral portion of the secondary metal wiring is formed only within the range of the porous silicon layer.

A step of etching a predetermined region of the semiconductor substrate to form a trench,

Forming a conductive doping layer on the bottom surface of the trench by ion-implanting impurities of a conductivity type different from that of the substrate;

Forming a porous silicon layer in the trench;

Forming a trench for exposing the conductive doping layer by removing a portion of the porous silicon layer in contact with the silicon substrate to a predetermined width;

Depositing a polycrystalline silicon layer connected to the conductive doping layer in the trench to form a trench electrode;

The method of claim 3,

Wherein the trench electrode is formed in a region other than a region where the porous silicon layer is formed such that the trench electrode is not overlapped with the primary metal wiring and the secondary metal wiring.

The method of claim 3,

Wherein the conductive doping layer is formed by depositing polycrystalline silicon doped with a high concentration of impurities.

The method of claim 3,

Wherein the secondary metal wiring is formed in any one of a square, circular, or hexagonal shape.

By applying a reverse voltage between the silicon substrate and the trench electrode of the inductor element described in claim 3, the depletion layer is converted into a depletion layer inside the silicon substrate, and the thickness of the inductor metal wiring, the first and second insulating films, Wherein a thickness of the porous silicon layer and a thickness of the depletion layer are combined so that the capacitance is determined to be a thick thickness.